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公开(公告)号：CN119603957A
公开(公告)日：2025-03-11
申请号：CN202311161018.5
申请日：2023-09-08
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制作方法，制作方法包括以下步骤：提供初始结构，初始结构包括多个第一半导体柱；形成多个第二半导体柱，多个第二半导体柱沿第一方向排成多列，第二半导体柱和第一半导体柱相连，第二半导体柱包括沿远离第一半导体柱的方向依次设置的第一区域、第二区域和第三区域；形成字线，字线沿第一方向延伸并包覆沿第一方向排列的一列第二半导体柱的第二区域的侧壁；形成牺牲层，牺牲层沿第一方向在相邻的字线之间延伸，牺牲层至少填充相邻的字线之间的部分空间；形成顶部绝缘层覆盖牺牲层并填充相邻的两列第二半导体柱之间未被填充的空间；去除牺牲层，在牺牲层被去除的位置形成空气层，以降低相邻的字线之间的寄生电容。
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公开(公告)号：CN119497370A
公开(公告)日：2025-02-21
申请号：CN202311034230.5
申请日：2023-08-16
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供一种存储单元以及包含其的存储器和电子设备。该存储单元包括读晶体管和写晶体管；读晶体管包括具有垂直延伸的第一部分和水平延伸的第二部分的第一栅极、环绕第一部分的侧壁的第一半导体层以及环绕第一半导体层且沿着垂直方向从下到上排列的第一电极层、第一绝缘层以及第二电极层；写晶体管包括具有垂直延伸的第三部分和水平延伸的第四部分的第二栅极、环绕第三部分的侧壁的第二半导体层以及环绕第二半导体层且沿着垂直方向从下到上排列的第三电极层、第三绝缘层以及第四电极层；第二部分与第二电极层在垂直方向上具有小于第四部分与第四电极层之间的第二距离的第一距离。本申请的器件架构提高了存储节点的电容。
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公开(公告)号：CN119170633A
公开(公告)日：2024-12-20
申请号：CN202310735758.9
申请日：2023-06-20
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种晶体管、半导体器件及其制造方法。在本申请实施例提供的晶体管中，通过在第一电极部的侧壁处设置功函数小于第一电极部的金属结构，使得第一电极部靠近金属结构的一端表面处、或与金属结构接触界面处的费米能级上移，使得金属结构的费米能级和第一电极部的费米能级在两者相互靠近处或接触的界面处相等或接近，从而带动第一电极部表面的导带和价带弯曲，使得第一电极部表面处载流子的浓度增大，从而能够降低第一电极部表面的电阻，进而在晶体管的第一电极部与位线连接的情况下，能够降低第一电极部的表面与位线之间的接触电阻，使之形成欧姆接触。同时，无需对第一电极部进行重度掺杂，能够提高晶体管的生产效率和成品率。
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公开(公告)号：CN120015081A
公开(公告)日：2025-05-16
申请号：CN202311523607.3
申请日：2023-11-15
Applicant: 北京超弦存储器研究院
IPC: G11C11/401 , H10B80/00
Abstract: 一种半导体器件及其制造方法、数据处理方法和电子设备，所述半导体器件包括：处理器、与所述处理器直接连接的存储器；其中，所述存储器，用于向所述处理器提供数据；所述处理器内包括所述存储器的I/O和控制器，通过所述I/O和控制器从所述存储器内读取运行所需的数据。本申请实施例中在处理器中内置存储器的述I/O和控制器，并从所述存储器内读取运行所需的数据，不需要经过主板上总线架构连接，避免了主存储器与处理器之间的通信受到总线架构的限制，处理器可以无延迟地从主存储器获取数据，提高处理器的性能。
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公开(公告)号：CN118338675B
公开(公告)日：2024-09-06
申请号：CN202410751642.9
申请日：2024-06-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构包括：基底；至少两层半导体层，于基底上间隔堆叠设置，且在基底上的正投影重叠，且半导体层包括至少一个沿第一方向延伸的半导体柱，半导体柱包括沟道部以及在第一方向上位于沟道部一侧的第一连接部；栅极结构，环绕沟道部设置，且相邻层栅极结构间隔设置；通孔结构，设置于半导体柱沿第一方向的一侧，连接第一连接部远离沟道部的一侧，且沿第二方向延伸至基底而连接至少两层半导体层的第一连接部，第二方向与第一方向相交；且，通孔结构包括位线结构以及源漏掺杂层，源漏掺杂层位于位线结构与第一连接部之间。本申请可以有提高三维存储器件中的各层存储单元的电学性能均一性。
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Patent Agency Ranking
公开(公告)号：CN118338675A
公开(公告)日：2024-07-12
申请号：CN202410751642.9
申请日：2024-06-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构包括：基底；至少两层半导体层，于基底上间隔堆叠设置，且在基底上的正投影重叠，且半导体层包括至少一个沿第一方向延伸的半导体柱，半导体柱包括沟道部以及在第一方向上位于沟道部一侧的第一连接部；栅极结构，环绕沟道部设置，且相邻层栅极结构间隔设置；通孔结构，设置于半导体柱沿第一方向的一侧，连接第一连接部远离沟道部的一侧，且沿第二方向延伸至基底而连接至少两层半导体层的第一连接部，第二方向与第一方向相交；且，通孔结构包括位线结构以及源漏掺杂层，源漏掺杂层位于位线结构与第一连接部之间。本申请可以有提高三维存储器件中的各层存储单元的电学性能均一性。
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公开(公告)号：CN117979690A
公开(公告)日：2024-05-03
申请号：CN202311789654.2
申请日：2023-12-22
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：垂直堆叠的第一晶体管和第二晶体管；第一晶体管包括：依次堆叠的第一电极、第二电极、第一半导体层和第一栅电极；所述第二晶体管包括：在第一栅电极背离衬底一侧依次堆叠的第三电极、第二半导体层、第二栅电极；第二半导体层连接第三电极和第一栅电极；其中，第一半导体层、第二半导体层包括延伸方向与衬底交叉的半导体子层，以及，平行于衬底方向延伸的两个半导体子层。本实施例提供的方案，第一半导体层便于使用非富氧环境的沉积工艺形成，避免晶体管的源漏电极氧化，可以形成良好的欧姆接触，降低接触电阻。
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公开(公告)号：CN120015082A
公开(公告)日：2025-05-16
申请号：CN202311522131.1
申请日：2023-11-15
Applicant: 北京超弦存储器研究院
IPC: G11C11/4063 , G11C11/401
Abstract: 本申请公开了一种存储器系统、主存储器、计算机架构及内存访问方法，将原本在内存芯片内消耗时间和功耗的内存I/O和内存控制电路迁移到AP芯片内部，使得内存芯片实现了以更宽的带宽、更低的延迟和功耗向AP芯片提供数据，同时，AP芯片就像响应速度更高的内存一样，表现出了更高的性能，在系统级别上更好地节省了总功耗。
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公开(公告)号：CN120015080A
公开(公告)日：2025-05-16
申请号：CN202311523601.6
申请日：2023-11-15
Applicant: 北京超弦存储器研究院
IPC: G11C11/401 , G11C11/4063 , G11C11/409 , G11C11/4096
Abstract: 一种存储器及其制造方法、数据处理方法和电子设备，涉及半导体器件领域，该存储器包括：存储芯片和控制芯片，其中，所述控制芯片包括所述存储芯片的I/O控制器，所述存储芯片内不包含所述I/O控制器。本申请实施例的存储芯片内不需要包含I/O控制电路，从而能够极大降低DRAM等存储器的功耗。
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公开(公告)号：CN119967804A
公开(公告)日：2025-05-09
申请号：CN202311473796.8
申请日：2023-11-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供了一种半导体器件及其制造方法、电子设备。该半导体器件可以包括衬底；所述衬底包括多个第一半导体柱，所述第一半导体柱在第一方向上和第二方向上间隔排列；多条位线，位于第一半导体柱的上方；第一隔离层，位于多条位线之上；第二隔离层，位于第一隔离层之上；多条字线，位于第一隔离层与第二隔离层之间；多个第二半导体柱，延伸穿过第二隔离层、字线、第一隔离层以及位线与第一半导体柱一一对应连接；第二半导体柱与字线绝缘，且与位线连接。本申请的半导体器件可降低位线电容，有助于增大感测放大器的感测窗口。
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