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公开(公告)号：CN109634900A
公开(公告)日：2019-04-16
申请号：CN201811347593.3
申请日：2018-11-13
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F13/42
CPC classification number: G06F13/423
Abstract: 本发明涉及一种基于AXI协议的多层次低延迟互连结构，包括高吞吐低延迟片上总线互连单元和核间总线互连单元，包含了AMBA多层次互连结构、AMBA从设备接口、AMBA主设备接口、AXI2AHB桥、AXI2AXI桥、AHB2APB桥以及AHBLite2AXI桥等多个转换桥。其中片上总线是负责内核与系统外设及高性能加速单元之间通信的多层次、低延迟总线互连单元；核间总线是处理多核之间互连通信的高吞吐、低延迟总线互连单元。本发明通过超时管理机制、加入虚拟多通道复用设计等技术，利用多层次总线互连结构，有效的提高了数据传输吞吐率，降低了传输延迟，同时兼顾了可靠性等性能。
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公开(公告)号：CN108196881A
公开(公告)日：2018-06-22
申请号：CN201711252124.9
申请日：2017-12-01
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于可配置技术的定点运算加速单元，包括：第一输入端口fifo1、第二输入端口fifo2、可配置寄存器组、控制运算逻辑模块、结果选择器和结果输出单元；可配置寄存器组中包括：配置寄存器和至少一个数据寄存器；控制运算逻辑模块包括：至少一个运算器和至少一个选择器；fifo1和fifo2分别用于接收外部输入数据；至少一个数据寄存器用于对数据进行存储；配置寄存器用于生成运算用的配置信息；控制运算逻辑模块用于根据配置信息控制执行相应的运算，得到运算结果；结果选择器用于选择对应的运算结果；结果输出单元用于将选择的运算结果输出。通过本发明在提高计算能效的同时保证了计算的灵活性。
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公开(公告)号：CN108052307A
公开(公告)日：2018-05-18
申请号：CN201711207258.9
申请日：2017-11-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F7/575
Abstract: 本发明公开了一种处理器浮点单元前导零数量的超前运算方法及系统。其中，该方法包括译码运算，得到每8位数据的前导零个数：将数据位为8n位数据A[8n‑1:0]按照从高位到低位的顺序依次分为8位一组，分别通过n个8‑4译码器译出n个8位数据中前导零的个数Bm[3:0]；其中，Bm表示第m组8位数据的前导零个数，m＝1～n，n＝1～8；通过三级中的每一级的超前运算和逻辑判断得到数据A[8n‑1:0]的前导零个数，每一级中会对输入数据进行两两分对，各对之间并行开展运算；其中，n为奇数时，最后一对只有一个输入数据。本发明解决了多组数据累加耗时较长的问题，达到了快速给出前导零数量的效果。
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公开(公告)号：CN107886990A
公开(公告)日：2018-04-06
申请号：CN201711076760.0
申请日：2017-11-06
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 微处理器内嵌SRAM多位异向单粒子翻转的测试方法及系统，向所述SRAM全部地址写入测试码，回读所述SRAM得到回读值，执行回读值非与测试码、测试码非与回读值操作，采用N＝N&(N-1)算法求得两次与操作结果二进制码中“1”的个数，并分别累加，向被测地址复写原始测试码。测试所述SRAM下一地址，直至遍历所述SRAM全部地址。重复回读所述SRAM全部地址，直至两个累加结果之和达到预设翻转值或辐照总注量达到预设注量，结束试验。最终的两个累加结果分别表示“1”到“0”翻转数、“0”到“1”翻转数，二者之和表示单粒子翻转总数。本发明创新地实现了多位异向单粒子翻转的测试功能，通过增加翻转复写步骤，有效地提高了测试准确度，且简化了试验过程。
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公开(公告)号：CN106775579A
公开(公告)日：2017-05-31
申请号：CN201611073974.8
申请日：2016-11-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F7/57
CPC classification number: G06F7/57
Abstract: 本发明公开了一种基于可配置计术的浮点运算加速单元，包括：第一输入端口fifo1、第二输入端口fifo2，可配置寄存器组、控制运算逻辑模块、结果选择器和结果输出单元；可配置寄存器组中包括：配置寄存器和至少一个数据寄存器；控制运算逻辑模块包括：至少一个运算器和至少一个选择器；fifo1和fifo2分别用于接收外部输入数据；至少一个数据寄存器用于对数据进行存储；配置寄存器用于生成运算用的配置信息；控制运算逻辑模块用于根据配置信息控制执行相应的运算，得到运算结果；结果选择器用于选择对应的运算结果；结果输出单元用于将选择的运算结果输出。通过本发明在提高计算能效的同时保证了计算的灵活性。
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Patent Agency Ranking
公开(公告)号：CN104484256B
公开(公告)日：2017-01-11
申请号：CN201410742112.4
申请日：2014-12-05
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/263
Abstract: 本发明公开了一种验证SPARC V8处理器寄存器堆纠检错功能的方法，通过软件编程的方法使其产生错误并注入到regfile的寄存器中，模拟regfile发生错误，之后再对注入错误的regfile进行读取，触发regfile的纠检错功能，再通过软件程序的执行结果判断regfile纠检错功能的正确性。这种方法可以实现对高可靠SPARC V8处理器的regfile数据位和校验位精确到位的错误注入，能够验证regfile纠检错功能，同时由于采用软件完成，实现简便，成本低、速度快，也能够与应用程序相结合，实现对应用程序中regfile错误处理程序功能的验证。
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公开(公告)号：CN105653409A
公开(公告)日：2016-06-08
申请号：CN201510993646.9
申请日：2015-12-25
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22
CPC classification number: G06F11/2273
Abstract: 本发明提供了一种基于数据类型转换的硬件仿真器验证数据提取系统，该系统包括SystemVerilog单元和SystemC单元两部分，其中，SystemVerilog单元接收从外部硬件仿真器输送来的输入，对输入数据进行检查后，将数据打包成数据包，之后发送给SystemC单元，SystemC单元将SystemVerilog中定义的六种数据类型按照一一对应的方式修改为SystemC中定义的六种数据类型，之后按照软件仿真器的仿真精度将数据包发送给软件仿真器，从而以比较高的效率将运行在硬件仿真器上的被测单元的运行结果提取出来，与运行在工作站上软件仿真器中的预先设定的结构进行对比，实现对被测单元运行结果的判定。这种方法具备数据包灵活、仿真速度快、软件仿真器接口灵活等多种优点。
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公开(公告)号：CN103365821B
公开(公告)日：2016-02-10
申请号：CN201310223401.9
申请日：2013-06-06
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F15/167 , G06F12/02
Abstract: 本发明涉及一种异构多核处理器的地址生成器，包括位翻转寻址模块、循环寻址模块、顺序寻址模块、三层循环寻址模块、可配置寄存器组、控制逻辑模块和数据选择器，可按位翻转寻址、循环寻址、顺序寻址、三层循环的地址生成方式寻址，可按配置的时钟间隔周期生成地址，能满足常规fft运算的数据和旋转因子的寻址，也能实现递增的顺序寻址和有限长度的循环寻址，扩展了地址生成器的应用范围，有效的提高了复杂算法处理的能力，大幅度提高了多核系统芯片的性能。
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公开(公告)号：CN103136032A
公开(公告)日：2013-06-05
申请号：CN201310063028.5
申请日：2013-02-28
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F9/455
Abstract: 一种多核体系并行仿真系统，包括端口模拟模块、数据乱序调度模块、数据转送模块和计时模块。端口模拟模块记录并更新多核体系中各成员输出端口和输入端口的空闲情况，数据乱序调度模块对通信数据进行乱序调度，以提高端口的利用率，数据转送模块对通信数据进行转送，利用局部存储器减少任务等待时间，计时模块记录每个成员的时间进度，为数据的转送模块和乱序调度模块提供时间参考。利用本发明提出的多核体系并行仿真系统，可以快速的搭建出针对定硬件环境的仿真模型，从而加速了对多核体系静态调度算法的验证。
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公开(公告)号：CN103116513A
公开(公告)日：2013-05-22
申请号：CN201210243789.4
申请日：2012-07-13
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F9/45
Abstract: 本发明公开了一种异构多核处理器编译器，包括预处理器(101)，用于对源代码进行宏展开和续行合并得到预处理代码(107)，还包括：程序分析器(102)、数据分解器(103)、单核编译器集(104)、数据合成器(105)和主核编译器(106)，所述程序分析器(102)为所述预处理代码(107)添加编译指示获得待编译代码(108)，采用本发明可以使用现有编译系统实现了对异构多核处理器的适用。
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