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公开(公告)号：CN105930201A
公开(公告)日：2016-09-07
申请号：CN201610262442.2
申请日：2016-04-25
Applicant: 南京大学
IPC: G06F9/455
CPC classification number: G06F9/45545
Abstract: 本发明涉及可重构专用处理器核的功能模拟器，包括：对外接口模块，模拟可重构专用处理器核内部寄存器组和内部SRAM的功能，接收需要模拟的配置指令，根据所述配置指令解析得到的任务信息，并将所述任务信息写入一个全局的任务队列；控制模块，模拟可重构专用处理器核内部主控制器的功能，根据所述任务队列在各模块之间传递所述任务信息，从所述任务队列获取当前需要执行的运算任务和即将进行的运算任务，调度运算实现模块执行运算任务；运算实现模块，执行若干种算法输出运算结果数据与运算状态，并执行任务信息、运算结果数据的搬运。有益效果为：模拟速度更快，便于系统级调试和优化；有助于提高效率和节约成本。
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公开(公告)号：CN105760323A
公开(公告)日：2016-07-13
申请号：CN201610270871.4
申请日：2016-04-27
Applicant: 南京大学
CPC classification number: G06F13/385 , H04L12/2801
Abstract: 本发明涉及一种基于FPGA的网络接口控制器，向接收卡发送流媒体数据，包括接口模块，包括RGMII接口，传送所述流媒体数据的回传数据，完成数据从媒体介入控制层到物理层或从物理层到媒体介入控制层的数据传递；传输模块，接收所述流媒体数据的回传数据，该模块包括发送单元和接收单元，发送单元打包所述数据和发送FIFO队列的控制信号；接收单元接收FIFO队列的所述控制信号，并解析所述数据包。有益效果：大大简化代码量，节省逻辑资源，提高数据传输效率。
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公开(公告)号：CN104394072A
公开(公告)日：2015-03-04
申请号：CN201410527787.7
申请日：2014-10-10
Applicant: 南京大学
IPC: H04L12/701
Abstract: 本发明涉及一种用于三维片上网络的双泵垂直通道设计，包括网络节点与由硅穿孔技术制成的垂直连线，每个节点由一个处理单元或存储单元以及路由器组成，处理单元或存储单元通过网络接口与路由器连接，还包括发送端模块与接收端模块，所述垂直连线的发送通道连接所述发送端模块，接收通道连接接收端模块，形成双泵垂直通道；所述发送端模块包括两个分别采集高位数据和低位数据的触发器与时钟电平选通的二选一多路选择器，所述触发器分别与多路选择器通信连接；所述接收端模块包括高位数据采集单元与低位数据采集单元。有益效果为：本发明可以在三维片上网络垂直连线密度减半的情况下以双倍速率有效、可靠地传输数据，且提升了芯片的成品率、减小了芯片的面积。
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公开(公告)号：CN103927290A
公开(公告)日：2014-07-16
申请号：CN201410156677.4
申请日：2014-04-18
Applicant: 南京大学
IPC: G06F17/16
Abstract: 本发明涉及一种任意阶下三角复矩阵求逆运算方法，包括如下步骤：（1）设置一取倒单元，用于对N阶矩阵L的对角线元素进行取倒运算，并输出取倒后的矩阵；（2）设置一乘累加单元，用于接收所述取倒后的矩阵，对矩阵第i行中前i-1个元素进行乘累加运算；（3）设置一取反乘单元，用于接收对应于第i行矩阵元素的所述累加结果，进行取反运算后再与第i行的对角线元素相乘，得到逆矩阵L-1的第i行的矩阵元素。整个过程采用多组乘累加单元进行并行计算。有益效果为：可以实现任意阶下三角复矩阵的求逆运算，不受运算单元数量的制约；仅采用一个复数加法器和一个复数乘法器的乘累加器设计，节省了硬件资源，并通过有效的并行化方式保证了运算效率。
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公开(公告)号：CN103838704A
公开(公告)日：2014-06-04
申请号：CN201310739716.9
申请日：2014-03-20
Applicant: 南京大学
IPC: G06F17/14
Abstract: 本发明涉及一种高吞吐率的FFT加速器，特征在于包括数据存储模块，用于数据的读写与传输；地址生成模块，为数据存储模块提供数据传输的目标地址；FFT加速模块，对由数据存储模块输出的数据进行FFT。有益效果为：采用单路延迟反馈结构，具有吞吐率高的特点，又能有效的节约片内存储资源。该FFT加速器一方面支持高级可扩展接口接口流水输入，另一方面支持乒乓输出。即在数据输入时，无需缓存空间，直接将数据送入到FFT运算部件，进行FFT运算，而数据输出时，通过缓存进行倒序输出。
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Patent Agency Ranking
公开(公告)号：CN103698721A
公开(公告)日：2014-04-02
申请号：CN201310738425.8
申请日：2013-12-30
Applicant: 南京大学
IPC: G01R33/07
Abstract: 本发明涉及一种CMOS片上三维微型磁检测传感器的霍尔传感单元，其特征在于包括至少一个用于检测Z方向磁感应分量的水平霍尔器件和若干个用于检测X和Y方向磁感应分量的垂直霍尔器件，所述水平霍尔器件与垂直霍尔器件通过分布组合的方式设于CMOS片上。有益效果为：能够在100um*100um以内的芯片上以低成本实现精确测量某点磁通量密度B矢量的大小和方向；还能把信号调理电路与传感单元以最近的方式连接，对降低噪声和提高灵敏度极其有利；同时能把数字信号处理部分集成在同一芯片内。
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公开(公告)号：CN101782634B
公开(公告)日：2013-07-10
申请号：CN201010112400.3
申请日：2010-02-23
Applicant: 南京大学
IPC: G01R33/07
Abstract: 一种片上一体化微型集成磁传感器，由霍尔器件、动态失调消除电路、迟滞比较电路、逻辑控制与振荡器电路和H桥输出电路组成，逻辑控制与振荡器电路提供由同一个时钟信号通过反相得到的两个互补时钟信号CLK1和CLK2；动态失调消除电路包括仪用放大器和采样电容，在时钟信号CLK1和CLK2下，霍尔器件的电压信号输入仪用放大器，迟滞比较电路为施密特触发电路，以CLK1为时钟信号，CLK1信号为高时，保持迟滞比较电路保持输出不变，CLK1信号为低时，动态失调消除电路的输出与迟滞比较电路的参考电压进行比较。本发明电路性能的稳定性好，生产成本低，减少生产环节、测试环节，降低封装难度，适合大批量自动化工业生产。
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公开(公告)号：CN102158380A
公开(公告)日：2011-08-17
申请号：CN201110041623.X
申请日：2011-02-21
Applicant: 南京大学
Abstract: 本发明公开了一种基于统计时分复用技术的多簇片上网络架构，该架构在簇内采用基于统计时分复用技术的总线结构；在总线上设有主设备、从设备、总线部件及统计时分复用控制单元；统计时分复用控制单元与主设备、从设备及总线部件连接；其中，从设备包括存储器及具有等待机制的网络接口；总线部件包括仲裁器、解码器以及多路选择器；统计时分复用控制单元统筹控制总线上主设备、从设备来实现统计时分复用机制；具有等待机制的网络接口接收总线上主设备发起的数据传输请求，并在满足触发条件情况下触发传输。本发明可以有效降低网络负荷、减小通信延时，进而提高片上网络系统整体性能，因此有着良好的实用价值和广泛的应用前景。
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公开(公告)号：CN102075578A
公开(公告)日：2011-05-25
申请号：CN201110021693.9
申请日：2011-01-19
Applicant: 南京大学
IPC: H04L29/08
Abstract: 本发明公开了一种基于分布式存储单元的层次化片上网络架构，该层次化片上网络架构顶层采用二维网格架构集成运算簇及全局共享存储单元；在运算簇内部采用由簇内总线和私有总线构成的层次化总线架构，且簇内总线和私有总线通过总线桥通讯；所述簇内总线上集成网络接口和簇内共享存储单元；所述私有总线上集成私有存储单元和处理器核。本发明中存储系统分为三级：单核私有存储单元，簇内共享存储单元和全局共享存储单元。本发明采用层次化总线及网络架构混合互连方式构建整个NoC通信系统，同时将存储单元也划分到各个层次，有效提高系统通信性能，缓解访存压力，改善片上网络整体通讯性能。
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公开(公告)号：CN100462986C
公开(公告)日：2009-02-18
申请号：CN200710132285.4
申请日：2007-09-13
Applicant: 南京大学
Abstract: 本发明公开了一种基于FPGA的LDPC编解码硬件仿真系统，该系统包括PC端控制软件和基于FPGA的硬件部分，硬件部分包括了PCI接口控制模块，随机数发生器，高斯噪声发生器，LDPC编/解码等主要模块。本发明基于FPGA硬件实现了对LDPC码的仿真研究，同时，该系统具有很好的可控性、可观测性和可重用性，并大大提高仿真速度(为软件仿真速度的300多倍)，为更好地研究同类纠错码提供良好的实验环境。
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