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公开(公告)号：CN117279373A
公开(公告)日：2023-12-22
申请号：CN202311321690.6
申请日：2023-10-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种存储器及其制造方法、电子设备，存储器包括一个或多个存储单元，一个或多个垂直于衬底的第一字线定义孔以及一个或多个第一晶体管容置槽；存储单元设置于衬底上，存储单元包括第一晶体管，第一晶体管包括第一半导体层；第一字线定义孔内具有第一字线和栅介质层，栅介质层位于第一字线和第一字线定义孔的侧壁之间；第一晶体管容置槽至少部分环绕第一字线定义孔；第一晶体管容置槽内具有第一半导体层，第一晶体管容置槽内无第一字线。本公开存储器能够消除寄生沟道及避免沟道损伤，提升器件性能。
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公开(公告)号：CN116801623A
公开(公告)日：2023-09-22
申请号：CN202310987067.8
申请日：2023-08-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种存储单元、存储器及其制造方法、电子设备，属于半导体器件的设计与制造领域，所述存储单元包括：读取晶体管，包括与第一位线连接的第一电极、与第二位线连接的第二电极以及与存储节点连接的第一栅电极；写入晶体管，包括与所述存储节点连接的第三电极、与所述第二位线连接的第四电极以及与写字线连接的第二栅电极；电容器，包括与读字线连接的第五电极以及与所述存储节点连接的第六电极；其中，所述读取晶体管与所述写入晶体管堆叠分布。本申请实施例的存储单元的结构简单，占用面积较小。
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公开(公告)号：CN115312091B
公开(公告)日：2023-09-05
申请号：CN202210804363.5
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: G11C11/406 , G11C11/408 , G11C11/4094
Abstract: 本申请实施例公开了一种存储单元、阵列读写方法、控制芯片、存储器和电子设备，该存储单元包括：第一晶体管和第二晶体管，第一晶体管包括第一管脚、第二管脚、第三管脚和第四管脚；第三管脚为第一栅极，第四管脚为第二栅极；第二晶体管包括第五管脚、第六管脚和第七管脚；第七管脚为第三栅极；第一管脚与读出位线相连，第二管脚为参考电压端，第一栅极与读出字线相连，第二栅极与第五管脚相连；第六管脚与写入位线相连，第三栅极与写入字线相连。该实施例方案中将写入电压存储在管脚内省去了单独制作较大面积的电容器，同时第一晶体管设置两个栅极，提升了读写操作的性能，有利于外围电路灵活设置。
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公开(公告)号：CN116367539A
公开(公告)日：2023-06-30
申请号：CN202310428779.6
申请日：2023-04-20
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请涉及一种半导体器件、存储器及其制备方法、电子设备。该半导体器件包括：半导体层；具有相对的两个主表面，相对的两个主表面分别为半导体层的第一侧和第二侧，半导体层包括在第一侧间隔设置的源接触区、漏接触区以及位于源接触区与漏接触区之间的沟道区；位线，设置于半导体层的第一侧且与漏接触区相连接；位线沿第一方向延伸，第一方向垂直于衬底表面；字线，设置于半导体层的第二侧；字线沿第二方向延伸，第二方向平行于衬底表面。该半导体器件为具有三维结构的半导体器件，能够提升存储密度。
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公开(公告)号：CN116234307A
公开(公告)日：2023-06-06
申请号：CN202210803479.7
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。在本申请实施例提供的存储单元中，第一半导体结构相对于源极和漏极缩进，使得源极、第一半导体结构和漏极围合形成侧向凹槽，使得栅极的尺寸与侧向凹槽的尺寸相适配，从而能够精准控制栅极沿第一方向的长度尺寸，能够提高栅极的制造精度，能够保障存储单元的制造精度，进而能够保障存储器中各个存储单元性能的均一性，进而能够保障存储器的性能。
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Patent Agency Ranking
公开(公告)号：CN116209253A
公开(公告)日：2023-06-02
申请号：CN202211167720.8
申请日：2022-09-23
Applicant: 北京超弦存储器研究院
Abstract: 本申请实施例提供了一种存储单元、动态存储器及电子设备。该存储单元包括存储晶体管、写入晶体管和读取晶体管；存储晶体管包括与主字线电连接的主栅极、与位线电连接的第一极、与读取节点电连接的第二极以及与存储节点电连接的背栅极；写入晶体管包括与写入字线电连接的栅极、与读取节点电连接的第一极以及与存储节点电连接的第二极；读取晶体管包括与读取字线电连接的栅极、与参考信号端电连接的第一极以及与读取节点电连接的第二极。本实施例提供的存储单元的电路设计，能够避免与相邻的存储单元发生串扰，使得数据读取的可信性提高。
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公开(公告)号：CN116209248A
公开(公告)日：2023-06-02
申请号：CN202210946203.4
申请日：2022-08-08
Applicant: 北京超弦存储器研究院
IPC: H10B12/00 , G11C11/406 , G11C11/4091 , G11C11/4094
Abstract: 本申请实施例提供了一种动态存储器、其制作方法、其读写方法及存储装置。该动态存储器包括：位于衬底一侧的器件单元列以及相邻器件单元列之间的隔离槽，器件单元列包括多个器件单元以及位于器件单元之间的第一容纳孔和第二容纳孔，器件单元包括在远离衬底的方向上依次堆叠的漏极、半导体层和源极；位于第一容纳孔内的主栅极，与字线电连接且与源极和漏极绝缘；位于第二容纳孔内的背栅极和电容电极，背栅极与相邻的漏极电连接，电容电极与参考电位线电连接，背栅极与电容电极构成存储电容，背栅极与源极构成辅助电容。本实施例的刷新频率较低、抗噪声性能强便于根据具体需求设计外围检测电路，具有更好地适应性。
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公开(公告)号：CN115171751B
公开(公告)日：2023-05-23
申请号：CN202210804207.9
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: G11C11/4094 , G11C11/408 , G11C11/401 , G11C11/4074
Abstract: 本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路被配置为在预处理阶段，将第一电压传输至读字线和读位线；以及，在预充电阶段，将第二电压传输至存储单元连接的读位线，在读取感应阶段，将第三电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。
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公开(公告)号：CN114709211B
公开(公告)日：2022-11-15
申请号：CN202210351841.1
申请日：2022-04-02
Applicant: 北京超弦存储器研究院
IPC: H01L27/108 , H01L21/8242 , G11C11/402 , G11C11/4091 , G11C11/4094 , G11C11/4097
Abstract: 本申请提供一种动态存储器及其制作、读写方法、电子设备、存储电路，动态存储器中的每个存储单元里设置一个晶体管，晶体管中设置主栅极和背栅极，并使背栅极和漏极电连接。在进行写入操作时通过字线向主栅极施加第一特定电压，然后根据外部输入数据，通过位线施加电信号至源极；在进行读取操作时，利用背栅极上的电压对于晶体管阈值电压的影响，通过字线对背栅极施加第二特定电压(第二特定电压的大小在晶体管存储“1”时的阈值电压以及晶体管存储“0”时的阈值电压之间)，然后通过检测场效应管输出电流的大小来实现数据的读出。因此仅需设置一个晶体管即可实现数据的读写，简化了存储单元的结构，有利于提高动态存储器的集成度和存储密度。
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公开(公告)号：CN115171751A
公开(公告)日：2022-10-11
申请号：CN202210804207.9
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: G11C11/4094 , G11C11/408 , G11C11/401 , G11C11/4074
Abstract: 本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路被配置为在预处理阶段，将第一电压传输至读字线和读位线；以及，在预充电阶段，将第二电压传输至存储单元连接的读位线，在读取感应阶段，将第三电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。
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