公开(公告)号：CN109801917A

公开(公告)日：2019-05-24

申请号：CN201811358189.6

申请日：2018-11-15

Applicant: 三星电子株式会社

Inventor： 朴俊泓 ,  任琫淳 ,  朴一汉

IPC: H01L27/11519 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11582

Abstract: 一种非易失性存储器件及其制造方法，该器件包括：第一半导体层，该第一半导体层包括上基板和存储单元阵列，该存储单元阵列包括堆叠在上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在垂直于上基板的顶表面的方向上延伸的多个柱；以及在第一半导体层下面的第二半导体层，第二半导体层包括下基板、在下基板和上基板之间的至少一个接触插塞以及在下基板上并配置为通过所述至少一个接触插塞输出用于所述多个柱的公共源极电压的公共源极线驱动器。

公开(公告)号：CN107393583A

公开(公告)日：2017-11-24

申请号：CN201710343080.4

申请日：2017-05-16

Applicant: 三星电子株式会社

Inventor： 任琫淳 ,  沈相元

IPC: G11C11/406 ,  G11C11/4074 ,  G11C11/408 ,  G11C11/4093

CPC classification number: G11C16/0466 ,  G11C5/025 ,  G11C16/0483 ,  G11C16/06 ,  G11C16/08 ,  G11C16/10 ,  G11C16/12 ,  G11C16/24 ,  G11C16/26 ,  G11C16/30 ,  G11C16/349 ,  H01L23/528 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  G11C11/4093 ,  G11C11/40607 ,  G11C11/4074 ,  G11C11/4087

Abstract: 本公开涉及存储器件。一种存储器件具有行解码器、页缓冲器和外围电路被设置在存储单元阵列之下的垂直结构。行解码器和页缓冲器可以不对称地设置。外围电路设置在其中不设置行解码器和页缓冲器的区域中。行解码器和页缓冲器可以关于面的界面对称地设置。外围电路可以设置在包括面的界面的一部分的区域中。

公开(公告)号：CN107230499A

公开(公告)日：2017-10-03

申请号：CN201710169293.X

申请日：2017-03-21

Applicant: 三星电子株式会社

Inventor： 任琫淳 ,  尹硕珉 ,  沈相元

IPC: G11C16/34 ,  G11C16/10

CPC classification number: G11C16/3459 ,  G06F11/2094 ,  G11C7/106 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26

Abstract: 公开一种非易失性存储器装置及其编程验证操作的方法。所述非易失性存储器装置可包括：单元阵列、第一页缓冲器以及第二页缓冲器。第一页缓冲器可连接到单元阵列的第一存储器单元，并且可存储在编程验证操作期间通过感测第一存储器单元的编程操作是否完成而生成的第一感测数据。第二页缓冲器可连接到单元阵列的第二存储器单元。在编程验证操作期间，第二页缓冲器可基于通过感测第二存储器单元的编程操作是否完成而生成的第二感测数据来生成并存储第一验证数据，可从第一页缓冲器接收第一感测数据，并且可存储通过累积第一感测数据和第一验证数据而生成的第二验证数据。