公开(公告)号：CN102782671A

公开(公告)日：2012-11-14

申请号：CN201180012204.1

申请日：2011-02-17

Applicant: ARM有限公司

Inventor： 彼得·理查德·格林哈尔格 ,  理查德·罗伊·格里森思怀特

IPC: G06F15/167

CPC classification number: G06F9/5088 ,  G06F1/3293 ,  G06F9/5094 ,  Y02D10/122 ,  Y02D10/22 ,  Y02D10/32 ,  Y02D50/20

Abstract: 本发明提供了一种数据处理装置和方法，用于在两个处理电路之间切换工作量的执行。该数据处理装置具有在体系结构上与第二处理电路兼容的第一处理电路，但是第一处理电路在微体系结构上不同于第二处理电路。在任意时间点处，由至少一个应用和用于运行该应用的至少一个操作系统构成的工作量被第一处理电路和第二处理电路中的一个执行。切换控制器响应于转移激励执行移交操作以将对工作量的执行从源处理电路转移到目标处理电路，所述源处理电路是所述第一和第二处理电路中的一个并且所述目标处理电路是所述第一和第二处理电路中的另外一个。在移交操作期间，切换控制器使得源处理电路使其当前体系结构状态可用于目标处理电路，所述当前体系结构状态是在移交操作被起动时从在第一和第二处理电路之间共享的共享存储器那里不可获得的并且对于目标处理电路成功接管对来自源处理电路的工作量的执行所必需的状态。此外，切换控制器将预定的处理器专用配置信息对所述至少一个操作系统屏蔽起来，以使得工作量的转移对所述至少一个操作系统而言是透明的。这种方法被发现能够产生很大的能量消耗优势，同时避免与为操作系统提供用于在处理电路之间切换应用的功能相关联的复杂度。

公开(公告)号：CN112470134B

公开(公告)日：2024-07-26

申请号：CN201980048946.6

申请日：2019-06-07

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特 ,  格雷姆·彼得·巴尔内斯

IPC: G06F12/14 ,  G06F11/07 ,  G06F11/14

Abstract: 本公开涉及数据处理装置和数据处理方法。公开了一种包括存储器存取电路以响应于接收到的目标地址来执行标签保护的存储器存取的装置及其操作方法。在该标签保护的存储器存取中，保护标签检索操作寻求检索与一个或多个存储器位置的块相关联地存储的保护标签，这些存储器位置包括由接收到的目标地址识别出的经寻址位置，并且保护标签检查操作比较与接收到的目标地址相关联的地址标签与由该保护标签检索操作检索到的保护标签。当保护标签检索操作在检索保护标签中不成功时，将替代保护标签值存储为与一个或多个存储器位置的块相关联的保护标签，这些存储器位置包括由目标地址识别出的经寻址位置。

公开(公告)号：CN117033259A

公开(公告)日：2023-11-10

申请号：CN202310995864.0

申请日：2015-06-23

Applicant: ARM有限公司

Inventor： 阿里·格哈森·赛迪 ,  理查德·罗伊·格里森思怀特

IPC: G06F12/0804 ,  G06F12/0815 ,  G06F9/30 ,  G06F9/312 ,  G06F12/126

Abstract: 提供了处理数据装置和数据处理方法。该装置中的处理器核响应于包括将数据项写到非易失性存储器的写操作的指令序列而执行数据处理操作。回写缓存存储处理器核从存储器取回和向存储器写的数据项的本地副本。提供了存储对由处理器核发起的写操作的指示的存储单元，并且处理器核被配置为通过使作为处理器核的下述写操作的操作对象的数据项的本地副本被从回写缓存清理到存储器来对结束指令作出响应，其中对所述写操作的指示已被存储到存储单元。然后将存储单元中存储的对所述写操作的指示清除。

公开(公告)号：CN116802619A

公开(公告)日：2023-09-22

申请号：CN202280013032.8

申请日：2022-02-02

Applicant: ARM有限公司

Inventor： 卡洛斯·加西亚-托宾 ,  布鲁斯·詹姆斯·梅休森 ,  马修·卢西恩·埃文斯 ,  理查德·罗伊·格里森思怀特

IPC: G06F12/1009

Abstract: 本发明提供了一种用于将多个转换条目存储在高速缓存中并且编码指示每个页表条目的属性的控制信息的装置和方法，每个转换条目对应于多个页表条目中的一个页表条目并且定义第一地址和第二地址之间的转换；响应于查询第一查找地址的查找而在该第一查找地址对应于存储在该高速缓存中的该多个转换条目中的一个转换条目时返回对应第二地址；响应于页表条目中的该属性的修改的通知而修改至少一些该控制信息；以及响应于该页表条目中的该属性的该修改的该通知而将与该页表条目相对应的至少一个转换条目保留在该高速缓存中，以供在查询对应第一查找地址的后续地址查找中使用。

公开(公告)号：CN115335815A

公开(公告)日：2022-11-11

申请号：CN202180023840.8

申请日：2021-03-08

Applicant: ARM有限公司

Inventor： 尤瓦尔·埃拉德 ,  詹森·帕克 ,  理查德·罗伊·格里森思怀特 ,  西蒙·约翰·克拉斯克 ,  亚历山大·唐纳德·查尔斯·查德威克

IPC: G06F12/14 ,  G06F12/1009 ,  G06F12/1081 ,  G06F12/1036

Abstract: 一种装置包括：转换电路，其用于执行转换操作以在第二存储器地址空间内生成经转换的第二存储器地址作为第一存储器地址空间内的第一存储器地址的转换，其中该转换电路被配置为根据存储在一个或多个转换信息地址处的转换信息来生成该经转换的第二存储器地址；权限电路，其用于执行检测权限信息的操作以指示对于给定第二存储器地址是否准许对该给定第二存储器地址进行存储器访问；以及访问电路，其用于在该权限信息指示准许对该给定第二存储器地址进行存储器访问时允许访问存储在该给定第二存储器地址处的数据；该访问电路被配置为选择性地允许由该转换电路访问转换信息地址，而无需该权限电路已经完成该检测权限信息的操作以指示是否准许对该转换信息地址进行存储器访问。

公开(公告)号：CN108139906B

公开(公告)日：2022-09-02

申请号：CN201680057785.3

申请日：2016-09-09

Applicant: ARM有限公司

Inventor： 詹森·帕克 ,  理查德·罗伊·格里森思怀特

IPC: G06F9/30 ,  G06F9/38

Abstract: 数据处理系统(2)包括意外处理电路(26)以检测包括利用寄存器库(20)的给定寄存器来传送数据值的意外触发处理操作的尝试执行。当检测到这样的意外触发处理操作时，症候群数据被存储在表征该意外触发处理操作的症候群寄存器(32)中，并且该症候群数据包括数据值。在中止写入指令的情形中，当出现意外时，值可被存储在症候群寄存器中。在中止读取指令的情况下，可以通过仿真由意外触发的代码来将数据值存储在症候群寄存器中。

公开(公告)号：CN107577593B

公开(公告)日：2021-07-06

申请号：CN201710550482.1

申请日：2012-02-03

Applicant: ARM 有限公司

Inventor： 迈克尔·约翰·威廉姆斯 ,  理查德·罗伊·格里森思怀特

IPC: G06F11/36

Abstract: 本发明涉及使用执行单一步骤来诊断编码。方法包括：(i)控制处理器以单步骤模式执行，从而来自指令流的单个指令被执行，处理器判定单个指令是否为至少一种预定类型中的一种的指令并且在数据储存位置处储存类型指示符，并且在处理器已处理单个指令之后发生诊断异常；(ii)在诊断异常之后执行诊断操作，包括：访问储存于数据储存位置中的类型指示符；以及(iiia)响应于指示单个指令并非预定类型中的一种的类型指示符，控制处理器继续以单步骤模式执行指令，从而在从诊断异常返回之后执行下一单个指令；(iiib)响应于指示单个指令为至少一种预定类型中的一种的类型指示符，控制处理器退出单步骤模式并且不执行下一指令。

公开(公告)号：CN111771188A

公开(公告)日：2020-10-13

申请号：CN201980015441.X

申请日：2019-02-13

Applicant: ARM有限公司

Inventor： 格雷姆·彼得·巴尔内斯 ,  理查德·罗伊·格里森思怀特

IPC: G06F9/30

Abstract: 一种设备2，包括指令解码器6和处理电路4。指令解码器6支持分支指令，该分支指令用于触发程序流程到目标地址处的指令的非顺序改变，该分支指令包括：带链接分支指令，针对该带链接分支指令设置了用于程序流程的后续返回的返回地址；以及至少一个目标检查类型的分支指令，针对该至少一个目标检查类型的分支指令，在采用分支时，当在目标地址处的指令并非至少一个允许的分支目标指令类型的指令时，触发错误处理响应。对于至少一个目标检查类型的分支指令的至少子集，带链接分支指令的分支目标变体为允许的分支目标指令类型。

公开(公告)号：CN111527479A

公开(公告)日：2020-08-11

申请号：CN201880084565.9

申请日：2018-08-30

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特

IPC: G06F12/0888 ,  G06F12/0897 ,  G06F12/126 ,  G06F12/0804 ,  G06F12/0846 ,  G06F12/0864 ,  G06F12/14 ,  G06F12/0862 ,  G06F9/38 ,  G06F21/57 ,  G06F21/75 ,  G06F12/0815

Abstract: 装置(2)包括：执行指令的推测性执行的处理电路(4)；主缓存存储区(30)；推测性缓存存储区(32)；以及缓存控制电路(34)，该缓存控制电路(34)在处理电路触发的推测性存储器访问保持推测性的情况下，将由推测性存储器访问引起的分配的条目分配给推测性缓存存储区而不是主缓存存储区。这能够帮助防止潜在的安全攻击，这些攻击利用缓存定时侧信道来获取关于由推测性存储器访问引起的对于缓存的分配的信息。

公开(公告)号：CN108139908A

公开(公告)日：2018-06-08

申请号：CN201680058692.2

申请日：2016-09-14

Applicant: ARM有限公司

Inventor： 理查德·罗伊·格里森思怀特 ,  奈杰尔·约翰·斯蒂芬斯

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/30032 ,  G06F9/30072 ,  G06F9/30123 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30181 ,  G06F9/3836 ,  G06F9/3853

Abstract: 设备2具有指令融合电路50，指令融合电路50用于融合自数据储存处提取的两个或两个以上指令，以生成经融合指令以由处理电路14处理。本发明提供一种移动前缀指令，该移动前缀指令向指令融合电路50指示该移动前缀指令可与紧接着的数据处理指令融合，而不需要比较该移动前缀指令及该紧接着的指令指定的寄存器。这使指令融合电路50能够以减少的硬件及能量成本来实施。