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公开(公告)号：CN119790352A
公开(公告)日：2025-04-08
申请号：CN202380062940.0
申请日：2023-11-17
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 技术问题在于提供一种能够可靠地识别半导体基板的标记的半导体装置的制造方法以及半导体基板。作为解决手段，本实施方式的半导体装置的制造方法，形成第一标记(10)，该第一标记(10)从与SiC基板的第一面大致垂直的第一方向凹陷，在第一面中由在与第一方向正交的第二方向上延伸的第一边及第三边、和在与第一方向及第二方向正交的第三方向上延伸的第二边及第四边包围，在第一边具有在从第一边朝向该第一边的对边即第三边的第三方向上凹陷的至少1个凹图案。在SiC基板的第一标记(10)上使SiC层外延生长。
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公开(公告)号：CN118693150A
公开(公告)日：2024-09-24
申请号：CN202310731858.4
申请日：2023-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的实施方式涉及半导体装置。一个实施方式的半导体装置具有：栅极电极，在第一方向上延伸；栅极绝缘膜，覆盖栅极电极；第一导电型的第一半导体区域，在栅极绝缘膜下，在与第一方向正交的第二方向上延伸；以及第一导电型的第二半导体区域，夹着第一半导体区域与所述栅极绝缘膜对置。第二半导体区域的第一导电型杂质浓度比第一半导体区域的第一导电型杂质浓度低。
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公开(公告)号：CN118693125A
公开(公告)日：2024-09-24
申请号：CN202310560911.9
申请日：2023-05-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/78 , H01L29/739 , H01L29/16
Abstract: 本发明的实施方式涉及半导体装置。具有：碳化硅层，具有第一面和第二面，从第二面侧起依次设置有第一导电型的第一碳化硅区域、第二导电型的第二碳化硅区域、第二导电型的第二碳化硅区域、第一导电型的第四碳化硅区域；在第一方向上延伸的第一栅极电极及第二栅极电极；第一电极，包含位于第一栅极电极与第二栅极电极之间且与第三碳化硅区域及第四碳化硅区域接触的第一部分、以及位于第一栅极电极与第二栅极电极之间且设置于第一部分的第一方向且与第一碳化硅区域接触的第二部分；以及碳化硅层的第二面侧的第二电极。与第四碳化硅区域对置的第二碳化硅区域的深度比与第一栅极电极对置的第二碳化硅区域的深度浅。
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公开(公告)号：CN118693024A
公开(公告)日：2024-09-24
申请号：CN202310731581.5
申请日：2023-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 河野洋志
IPC: H01L23/48 , H01L23/485 , H01L23/50 , H01L23/528
Abstract: 实施方式涉及半导体装置。半导体装置具备：第1电极；第1导电型的第1半导体层；第2导电型的第2半导体层；第1导电型的第3半导体层，配置于第2半导体层的第1部分上；第4半导体层，配置于第2半导体层的第2部分上，为第2导电型，载流子浓度高于第2半导体层的载流子浓度；第5半导体层，配置于第2半导体层的第3部分上，为第2导电型，载流子浓度高于第2半导体层的载流子浓度，第2方向上的长度比第4半导体层的第2方向上的长度长；第2电极，隔着绝缘膜与第2半导体层对置；第3电极，与第3半导体层、第4半导体层及第5半导体层连接；以及金属膜，配置于包含第5半导体层的正上方区域的区域，与第3电极连接。
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公开(公告)号：CN118676179A
公开(公告)日：2024-09-20
申请号：CN202310738718.X
申请日：2023-06-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的实施方式涉及半导体装置。根据一个实施方式，半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、栅极电极、第二导电型的第四半导体区域、第二导电型的第五半导体区域、第二导电型的第六半导体区域、第二导电型的第七半导体区域、第二导电型的第八半导体区域、第二电极以及第三电极。第四半导体区域设置于第二半导体区域和栅极电极的周围。第四半导体区域、第五半导体区域以及第六半导体区域相互分离。第四半导体区域、第七半导体区域以及第八半导体区域相互分离。第三电极隔着绝缘层设置于第八半导体区域之上。第三电极与第二电极分离，与栅极电极电连接。
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Patent Agency Ranking
公开(公告)号：CN118676140A
公开(公告)日：2024-09-20
申请号：CN202310731621.6
申请日：2023-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/07
Abstract: 实施方式涉及半导体装置。半导体装置具备：第一电极；第一导电型的第一半导体层，其与所述第一电极连接，包含硅及碳；第二导电型的多个第二半导体层，其配置于所述第一半导体层上的一部分，包含硅及碳；第一导电型的第三半导体层，其配置于所述第二半导体层上的一部分，包含硅及碳；第二导电型的第四半导体层，其配置于所述第一半导体层中的所述第二半导体层之间的部分，包含硅及碳；第二电极，其隔着绝缘膜而与所述第二半导体层对置；以及第三电极，其与所述第二半导体层及所述第三半导体层连接。
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公开(公告)号：CN117712138A
公开(公告)日：2024-03-15
申请号：CN202211602911.2
申请日：2022-12-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置。半导体装置具备：第一电极；第二电极；第三电极，配置于第一电极与第二电极之间，沿第一方向延伸，具有第一部分和第二部分；第一导电型的第一半导体层，连接于第一电极，隔着绝缘层而与第一部分对置，且包含硅及碳；第一导电型的第二半导体层，连接于第二电极，包含硅及碳；第二导电型的第三半导体层，至少一部分配置于第一半导体层与第二半导体层之间，与第一半导体层及第二半导体层相接，隔着绝缘层而与第三电极对置，且包含硅及碳；第二导电型的第四半导体层，至少一部分配置于第一半导体层与第二部分之间，隔着绝缘层而与第二部分对置，与第三半导体层相接，包含硅及碳，且载流子浓度比第三半导体层的载流子浓度高。
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公开(公告)号：CN116825852A
公开(公告)日：2023-09-29
申请号：CN202210790718.X
申请日：2022-07-05
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/872 , H01L29/06
Abstract: 半导体装置具备第一导电型的第一半导体层、第二导电型的第二至第五半导体层、第一及第二电极。第一及第二电极电连接于第一半导体层。第一半导体层具有活性区域和末端区域。第一半导体层在活性区域中设于第一及第二电极之间。第二半导体层设于第一半导体层与第二电极之间，在从第一电极朝向第二电极的第一方向上具有第一层厚。第三半导体层设于末端区域，包围第二半导体层，在第一方向上具有比第一层厚长的第二层厚。第四半导体层包围第二及第三半导体层，与第三半导体层分离，且在第一方向上具有比第二层厚短的第三层厚。第五半导体层连接于第二半导体层，在末端区域中连接于第三及第四半导体层。第三及第四半导体层设于第一与第五半导体层之间。
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公开(公告)号：CN116169173A
公开(公告)日：2023-05-26
申请号：CN202211074679.X
申请日：2022-09-01
Applicant: 株式会社东芝
Abstract: 提供一种浪涌电流耐量提高的半导体装置。实施方式的半导体装置具备晶体管区域和二极管区域。晶体管区域包含具有与第一面相接的第一部分的n型的第一碳化硅区域、p型的第二碳化硅区域、n型的第三碳化硅区域、与第一部分、第二碳化硅区域以及第三碳化硅区域相接的第一电极、与第二面相接的第二电极以及栅极电极。二极管区域包含：具有与第一面相接的第二部分的n型的第一碳化硅区域；p型的第四碳化硅区域；与第二部分以及第四碳化硅区域相接的第一电极；以及第二电极。第四碳化硅区域的每单位面积的占有面积大于第二碳化硅区域的每单位面积的占有面积。另外，第一二极管区域设置在第一晶体管区域与第二晶体管区域之间。
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公开(公告)号：CN115911126A
公开(公告)日：2023-04-04
申请号：CN202210019639.9
申请日：2022-01-10
Applicant: 东芝电子元件及存储装置株式会社 , 株式会社东芝
Abstract: 半导体装置具有：包含与具有第1面和第2面的碳化硅层的第1面相接的第1区域的第1导电型的第1碳化硅区域；第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域；第2碳化硅区域与第1面之间的第2导电型的第3碳化硅区域；第2碳化硅区域与第1面之间的第1导电型的第4碳化硅区域；设置于第1面侧且在第1方向延伸的第1栅极电极；在第1方向延伸的第2栅极电极；包含第1部分和第2部分的第1电极以及设置于碳化硅层的第2面侧的第2电极，第1部分设置于第1面侧并设置于第1栅极电极与第2栅极电极之间，与第3及第4碳化硅区域相接，第2部分设置于第1栅极电极与第2栅极电极之间，设置于第1部分的第1方向，与第1区域相接。
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