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公开(公告)号：CN119091944A
公开(公告)日：2024-12-06
申请号：CN202411150153.4
申请日：2024-08-21
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G11C13/00
Abstract: 本发明公开一种新型存储器的读取方法，属于半导体和CMOS混合集成电路技术领域。本发明新型存储器为非易失性存储器，包括CMOS晶体管与阻变存储器，阻变存储器的底电极连接CMOS晶体管的漏端，阻变存储器为四端操作型器件，所述新型存储器的读取操作具体包括如下步骤：1)在晶体管的漏端(BL)进行器件的电初始化(FORMING)与置位(SET)步骤，在晶体管的源端(SL)进行重置(RESET)操作；2)控制晶体管的栅极施加开启电压，在SL端施加读取电压Vread，在BL端读取电流。本发明通过采用与RESET同向的读取方案，在采用大读取电压的前提，提高电流差窗口，同时有效抑制读干扰。
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公开(公告)号：CN118866051A
公开(公告)日：2024-10-29
申请号：CN202410845248.1
申请日：2024-06-27
Applicant: 北京大学
Abstract: 本发明公开一种CMOS后道工艺兼容的新型存储器的阵列架构及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域。本发明提出一种基于2T2S2R单元的新型三维存储阵列架构，各存储单元除一个晶体管外还额外拥有一个选通管(Selector)，可有效抑制写入串扰和额外读电流；将各单元通过水平方向的源线(SL)引出，读写电流无需经过较长的晶体管沟道；通过共源线(SL)的方法形成实质上的2T2S2R单元，减小SL的面积开销，从而提高集成密度，与平面1S1R阵列相比，本发明在不显著增大面积开销的同时引入晶体管，能大幅度降低1S1R阵列对于选通管非线性度的要求。
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公开(公告)号：CN118714853A
公开(公告)日：2024-09-27
申请号：CN202410747550.3
申请日：2024-06-11
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种三维新型存储器阵列及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域，采用本发明可以实现三维1T1S1R阵列架构，从而能大幅度降低1S1R平面阵列对于选通管(Selector)非线性度的要求；并将1T1S1R阵列的存储密度提升到和目前NAND存储器相当的程度，远超过目前的1S1R阵列密度。
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公开(公告)号：CN117998867B
公开(公告)日：2024-09-20
申请号：CN202311662690.2
申请日：2023-12-06
Applicant: 北京大学
Abstract: 本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括呈阵列分布的存储单元；存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接；选通晶体管的栅极与栅线GL连接，选通晶体管的源极与源线SL连接；位线BL、字线WL、源线SL及栅线GL共同控制存储单元的状态。利用上述发明能够降低1S1R对于选通管非线性的要求，减低面积开销，提高阵列的密度及存储规模。
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公开(公告)号：CN118449456A
公开(公告)日：2024-08-06
申请号：CN202410714065.6
申请日：2024-06-04
Applicant: 北京大学
Abstract: 本发明公开一种高精度占空比可调的二倍频电路及应用，属于CMOS集成电路技术领域。本发明二倍频电路进行二倍频和占空比调整，输入一高频方波信号IN，二倍频电路可以输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号；进一步地将高精度占空比可调的二倍频器进行串联，可以得到四倍频、八倍频等二的幂次倍频的不同占空比输出。本发明未使用D触发器，因此具有更小的面积和功耗。
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Patent Agency Ranking
公开(公告)号：CN118401013A
公开(公告)日：2024-07-26
申请号：CN202410447192.4
申请日：2024-04-15
Applicant: 北京大学
Abstract: 本公开提供了一种高密度存储器及其制备方法、电子设备。该高密度存储器包括：半导体衬底，半导体衬底包括深阱层和设置于深阱层中的多个浅阱层，半导体衬底中设置有多个浅沟槽隔离结构和多个深沟槽隔离结构，浅沟槽隔离结构设置于浅阱层中，深沟槽隔离结构的底端位于深阱层中，相邻的两个浅阱层之间以深沟槽隔离结构相间隔，且浅沟槽隔离结构和深沟槽隔离结构在浅阱层中间隔出有源区；存储结构，存储结构耦合于有源区。该存储器能够在改善漏电问题的同时能够使得存储阵列密度得到进一步提高。
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公开(公告)号：CN117295341A
公开(公告)日：2023-12-26
申请号：CN202311274402.6
申请日：2023-09-28
Applicant: 北京大学
Abstract: 本发明提供一种铁电非易失存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的源侧控制栅、存储栅和漏侧控制栅；其中，在衬底上设置源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；源侧控制栅和漏侧控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、源侧控制栅、漏侧控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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公开(公告)号：CN117171492A
公开(公告)日：2023-12-05
申请号：CN202311245306.9
申请日：2023-09-25
Applicant: 北京大学 , 京东方科技集团股份有限公司
Abstract: 本公开提供了一种用于实现离散余弦变换的处理电路、方法和电子设备，其中处理电路包括控制子电路、第一忆阻器阵列、第二忆阻器阵列和减法子电路；控制子电路被配置为：在第一忆阻器阵列中存储离散余弦变换的算子矩阵中的正值元素，在第二忆阻器阵列中存储算子矩阵中的负值元素的绝对值；以及通过输入电路向第一忆阻器阵列和第二忆阻器阵列发送输入信号；第一忆阻器阵列被配置为：接收输入信号，输出第一输出信号；第二忆阻器阵列被配置为：接收输入信号，输出第二输出信号；减法子电路被配置为：根据第一输出信号和第二输出信号获得结果信号；该处理电路能够显著提升离散余弦变换的运算速度，减少数据搬运的能耗。
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公开(公告)号：CN116913335A
公开(公告)日：2023-10-20
申请号：CN202310865318.5
申请日：2023-07-14
Applicant: 北京大学
Abstract: 本发明提供一种基于半导体存储器件2T0C的非运放钳位存内计算电路，属于半导体和CMOS超大规模集成电路中的存储器与存内计算技术领域，包括一个n行m列的2T0C阵列、输入驱动电路、写字线驱动电路、读写电路和输出电路，具有写入、读取、刷新和计算功能，计算时先对2T0C阵列读位线电容预充电压，再由输入驱动电路和输出电路配合，使输入与权值均为“1”的存储单元上有电流流过，该电流对读位线电容放电产生压降，该压降正比于同一列上权值与输入均为“1”的单元的个数之和，实现输出向量等于输入向量与权值矩阵相乘的计算，相比运放钳位读位线电压的设计，本设计全程无直流通路，且无运放功耗，可以得到更高计算能效。
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公开(公告)号：CN116863983A
公开(公告)日：2023-10-10
申请号：CN202310584808.8
申请日：2023-05-23
Applicant: 北京大学
IPC: G11C13/00 , H01L23/528 , G11C11/22 , G11C11/16
Abstract: 本发明提供一种密排式1T1R阵列架构及其数据处理方法，其中的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。本发明提供的密排式1T1R阵列架构及其数据处理方法能够解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。
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