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公开(公告)号：CN112863571B
公开(公告)日：2023-07-07
申请号：CN202110234522.8
申请日：2021-03-03
Applicant: 东南大学
IPC: G11C11/413 , G11C8/10 , G11C8/14 , G11C7/18 , G11C7/22
Abstract: 本发明公开了近阈值超低漏电的锁存型存储器单元及其读写控制电路，包括：译码器、控制电路、存储阵列、输入驱动电路和输出锁存电路。译码器将输入的地址信号翻译成仅有一位为高电平的独热码；控制电路根据读写使能信号、系统时钟信号以及译码器输出的独热码，产生存储阵列的读写控制信号；存储阵列由三态Latch构成，用于存储数据；输入驱动电路用于对输入数据进行延时和驱动，避免因时钟偏斜、写使能控制电路时延原因造成的数据重叠写入问题；输出锁存电路根据读使能信号和系统时钟信号，将存储阵列的输出进行锁存。相比于一般的标准单元存储器或标准6管SRAM，本发明的锁存型存储器单元及其读写控制电路能够显著降低功耗。
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公开(公告)号：CN116341632A
公开(公告)日：2023-06-27
申请号：CN202310421217.9
申请日：2023-04-19
Applicant: 东南大学
IPC: G06N3/063 , G06N3/0464 , G06F7/505
Abstract: 本发明提供一种基于并行加法树的二值化卷积神经网络计算电路，属于电路设计领域。本发明设计了基于并行加法树的专用计算单元对二值化卷积神经网络进行计算。计算单元电路中，使用0表示权重或者数据的1，使用1表示权重或者数据的‑1。该计算单元由一个并行加法树、数据分配器、若干全加器和寄存器组成，其中的并行加法树包含k个异或门、若干加法器和一个二输入选择器。另外，本发明设计同权值累加模块，用于将n个多比特数据的累加转换成多个n比特数据的累加，使神经网络各层可以通过一次或多次调用上述加法树，实现计算单元的复用，从而降低了神经网络计算电路的复杂度，节省计算单元的电路代价，大大减小神经网络计算电路的功耗和面积。
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公开(公告)号：CN116088627A
公开(公告)日：2023-05-09
申请号：CN202211614140.9
申请日：2022-12-15
Applicant: 东南大学
IPC: G05F1/567
Abstract: 本发明公开了一种面向深亚微米的全CMOS器件、高电源抑制、分辨率可配置的片内温度监测电路，由双NMOS传感单元、电压转电流电路、电流控制振荡器和可配置计数器组成。双NMOS传感单元利用场效应管的亚阈值漏电提供线性的温度转电压表现。后级接到的电压转电流电路采用了跨级的密勒补偿结构，其中的跨导放大器为折叠共源共栅类型，引入了无零点的密勒补偿避免了电源抑制频响的零点，带来高电源抑制特性。所产生电流连接至电流控制振荡器，其具有较高的电流至频率转换效率。所述频率连接至位数可调计数器，最终得到输出分辨率可配置的温度码值。全CMOS设计能够兼容现代处理器的工艺，电压转电流电路的高电源抑制设计。
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公开(公告)号：CN115395929A
公开(公告)日：2022-11-25
申请号：CN202211055566.5
申请日：2022-08-31
Applicant: 东南大学
IPC: H03K5/156
Abstract: 本发明公开一种适用于宽频率范围的自适应时钟电路，为自适应电压频率调节系统提供高精度的用于时钟拉伸的参考时钟，属于基本电子电路的技术领域。该电路包括时间数字转换器，可配置延迟链和码对码转换器三个部分。这三个部分的组合形成闭环负反馈调节，具有自适应时钟的功能。本发明采用了三种技术来实现超高精度：1)提出了一种多级电路级联的可配置延时链来拓宽其工作频率的范围。2)提出了一种超微调反相器单元来实现超精细的延时调整。3)提出了一种码对码转换器以实现配置码的快速转换。最终实现了自适应匹配时钟信号的频率和相位，并输出等相位差的推迟时钟。结果显示，该电路在精度上具有显著的优势。
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公开(公告)号：CN111341306B
公开(公告)日：2022-06-17
申请号：CN202010092688.6
申请日：2020-02-14
Applicant: 东南大学
Inventor： 单伟伟
Abstract: 本发明公开了基于语音特征复用的关键词唤醒CNN的存储和计算压缩方法，属于计算、推算或计数的技术领域。若输入数据更新的行数与卷积步长相等，每一次新的输入数据到来时，神经网络输入层用新的输入数据替换最早的那部分输入数据，同时调整输入数据的取址顺序，使其按照输入数据到来先后的顺序依次与对应的卷积核做运算，运算的结果存入神经网络的中间数据存储器，使其更新相应的数据。本方法语音应用中相邻两帧输入数据的计算会有大量重复导致的卷积计算中存在大量重复计算的特点，剔除掉重复的计算，从而减小神经网络的计算量，对神经网络中的数据的存储和计算量进行了极大的压缩，可有效降低神经网络计算的数据量和存储量，极大地降低了神经网络电路的功耗。
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Patent Agency Ranking
公开(公告)号：CN110414677B
公开(公告)日：2021-09-03
申请号：CN201910623458.5
申请日：2019-07-11
Applicant: 东南大学
IPC: G06N3/063
Abstract: 本发明公开一种适用于全连接二值化神经网络的存内计算电路，属于基本电子电路的技术领域，包括：输入锁存电路、计数寻址模块、地址选择器、译码及字线驱动电路、存储阵列、预充电路、写位线驱动电路、复制位线列单元、时序控制电路、灵敏放大器及与非门阵列、输出锁存电路、模拟延时链。该电路在SRAM位线上执行并行的同或运算，在时域中由延时链执行累加、激活等运算。由于在读取数据的同时完成了部分计算，同时面积占用小的延时链可以与SRAM整合在一起，因此减少了访存过程的能耗，多列并行计算也提高了系统吞吐量，相比于采用冯诺依曼架构的加速器，能够显著地降低网络整体功耗，提升能效。
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公开(公告)号：CN110427169B
公开(公告)日：2021-07-02
申请号：CN201910628626.X
申请日：2019-07-12
Applicant: 东南大学
Abstract: 本发明公开了一种面向人工神经网络的三层结构可配置近似位宽加法器，属于基本电子电路的技术领域，包括高位精确加法器部分、中位可配置加法器部分和低位近似加法器部分，中位可配置加法器部分的每个单比特可配置加法器可独立配置成精确加法器或近似加法器，从而实现整个三层加法器近似位宽的可调。可在人工神经网络的计算过程中根据各个网络层的容错性差异动态调整近似位宽，对于容错性较好的网络层适当增加近似位宽，降低计算功耗，对于容错性较差的网络层适当减少近似位宽，保证计算精度，解决了传统两层结构的近似加法器因固定近似位宽无法充分发挥网络容错性的问题，保证网络计算精度损失尽量小的同时，进一步降低计算功耗。
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公开(公告)号：CN112863571A
公开(公告)日：2021-05-28
申请号：CN202110234522.8
申请日：2021-03-03
Applicant: 东南大学
IPC: G11C11/413 , G11C8/10 , G11C8/14 , G11C7/18 , G11C7/22
Abstract: 本发明公开了近阈值超低漏电的锁存型存储器单元及其读写控制电路，包括：译码器、控制电路、存储阵列、输入驱动电路和输出锁存电路。译码器将输入的地址信号翻译成仅有一位为高电平的独热码；控制电路根据读写使能信号、系统时钟信号以及译码器输出的独热码，产生存储阵列的读写控制信号；存储阵列由三态Latch构成，用于存储数据；输入驱动电路用于对输入数据进行延时和驱动，避免因时钟偏斜、写使能控制电路时延原因造成的数据重叠写入问题；输出锁存电路根据读使能信号和系统时钟信号，将存储阵列的输出进行锁存。相比于一般的标准单元存储器或标准6管SRAM，本发明的锁存型存储器单元及其读写控制电路能够显著降低功耗。
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公开(公告)号：CN112836823A
公开(公告)日：2021-05-25
申请号：CN202110229586.9
申请日：2021-03-02
Applicant: 东南大学
Inventor： 单伟伟
Abstract: 本发明公开了基于循环重组和分块的卷积神经网络反向传播映射方法，适用于片上神经网络训练加速器电路，属于神经网络加速器领域。该方法通过数据调度方式将神经网络训练中的反向传播算法映射到现有的用于前向推理的神经网络加速器引擎上，即将卷积神经网络的反向传播中的大卷积操作进行重映射，使得卷积的规模和维度能够适配到用于前向推理的神经网络加速器中。该方法可以在几乎不需要改变硬件架构的情况下，通过将反向传播算法特有的大卷积运算进行重组和分块，将其映射到现有的用于前向推理的神经网络加速器引擎上，从而可以使这类原本只能进行前向推理的加速器很容易就能适配反向传播算法，进而在片上进行神经网络的训练。
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公开(公告)号：CN112669819A
公开(公告)日：2021-04-16
申请号：CN202011488049.8
申请日：2020-12-16
Applicant: 东南大学
Abstract: 本发明公开了基于不重叠分帧和串行FFT的极低功耗语音特征提取电路，属于计算、推算或计数的技术领域。该电路面向智能领域，通过优化MFCC算法架构，整体由预加重模块、加窗模块、傅里叶变换模块、梅尔滤波模块、相邻帧合并模块以及离散余弦变换等模块组成，使用不重叠分帧的方式避免了分帧时造成的大规模存储，将MFCC算法中包含的存储进一步削减，极大地降低了电路面积和功耗。该特征提取电路中的FFT算法采用串行流水线方式处理数据，充分利用音频数据串行流入的特点，进一步减小了电路的存储面积和运算次数。
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