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公开(公告)号：CN117976682A
公开(公告)日：2024-05-03
申请号：CN202311687236.2
申请日：2023-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L23/522 , H01L23/528 , H10N97/00
Abstract: 提供了半导体结构及其形成方法。本公开实施例的半导体结构包括：接触部件，设置在第一介电层中；第一蚀刻停止层(ESL)，位于接触部件和第一介电层上方；第二介电层，位于第一ESL上方；第二ESL，位于第二介电层上方；第三介电层，位于第二ESL上方；第三ESL，位于第三介电层上方；第四介电层，位于第三ESL上方；以及电容器。电容器包括：底部电极层，沿第四介电层的顶面连续延伸并且垂直穿过第四介电层、第三ESL、第三介电层、第二ESL、第二介电层和第一ESL；绝缘层，设置在底部电极层上方；以及顶部电极层，设置在绝缘层上方。
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公开(公告)号：CN117677280A
公开(公告)日：2024-03-08
申请号：CN202311491065.6
申请日：2023-11-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种电阻式随机存取记忆体装置及其制造方法。电阻式随机存取记忆体(resistive random access memory；RRAM)装置包含：设置于第一介电层中的底电极通孔；电性连接至底电极通孔且在垂直方向中从底电极通孔向上突伸的底电极，其中底电极具有锥形形状，且包含基座部分和尖端部分，其中基座部分从底表面向上延伸至界面，且尖端部分从界面向上延伸至顶表面；设置于第二介电层中的顶电极，其中顶电极间隔于底电极上方，并对齐于底电极；以及设置于第一介电层与第二介电层之间的转换层，转换层包围底电极，其中当施加一形成电压时，形成底电极与顶电极之间的导电路径。
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公开(公告)号：CN115528093A
公开(公告)日：2022-12-27
申请号：CN202210881161.0
申请日：2022-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/40 , H01L29/423 , H01L29/78 , H01L21/336 , H01L21/8238
Abstract: 公开了一种具有不同栅极结构配置的半导体装置及其制造方法。半导体装置的制造方法包含在基底上形成鳍结构，在鳍结构上形成栅极开口，在鳍结构上形成界面氧化物层，在界面氧化物层上形成第一介电层，在界面氧化物层和第一介电层之间形成偶极层，在第一介电层上形成第二介电层，在第二介电层上形成功函数金属(WFM)层，以及在WFM层上形成栅极金属填充层。偶极层包含彼此不同的第一和第二金属的离子。第一和第二金属的电负值大于第一介电层的金属或半导体的电负值。
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公开(公告)号：CN115497979A
公开(公告)日：2022-12-20
申请号：CN202210133734.1
申请日：2022-02-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 程仲良
IPC: H01L27/24
Abstract: 本公开的各种实施例针对一种集成电路包括与第二芯片接合的第一芯片。第一芯片包括存储单元的阵列。每个存储单元包括晶体管和相变存储组件。晶体管介于相变存储组件和第二芯片之间。
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公开(公告)号：CN115440803A
公开(公告)日：2022-12-06
申请号：CN202210797685.1
申请日：2022-07-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L27/088 , H01L21/8234
Abstract: 公开了一种具有不同栅极结构配置的半导体器件及其制造方法。半导体器件包括第一栅极结构和第二栅极结构。第一栅极结构包括第一界面氧化物(IO)层、设置在第一界面氧化物层上的第一高K(HK)介电层、以及设置在第一IO层与第一HK介电层之间的界面处的第一偶极子层。HK介电层包括稀土金属掺杂剂或碱金属掺杂剂。第二栅极结构包括第二IO层、设置在第二IO层上的第二HK介电层、以及设置在第二IO层与第二HK介电层之间的界面处的第二偶极子层。第二HK介电层包括过渡金属掺杂剂和稀土金属掺杂剂或碱金属掺杂剂。
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Patent Agency Ranking
公开(公告)号：CN114823508A
公开(公告)日：2022-07-29
申请号：CN202110584600.7
申请日：2021-05-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 一种集成芯片,包含布置在衬底上方的第一晶体管和第二晶体管。第一晶体管包含在第一源极/漏极区与第二源极/漏极区之间延伸的多个第一沟道结构。第一栅极电极布置在第一沟道结构之间，且第一保护层布置在第一沟道结构中的最顶部第一沟道结构上方。第二晶体管包含在第二源极/漏极区与第三源极/漏极区之间延伸的多个第二沟道结构。第二栅极电极布置在第二沟道结构之间，且第二保护层布置在第二沟道结构中的最顶部第二沟道结构上方。集成芯片更包含布置在衬底与第一沟道结构和第二沟道结构之间的第一内连线结构以及耦合到第二源极/漏极区且布置在第一栅极电极和第二栅极电极上方的接触插塞结构。
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公开(公告)号：CN114725199A
公开(公告)日：2022-07-08
申请号：CN202210241945.7
申请日：2022-03-11
Applicant: 台湾积体电路制造股份有限公司
Inventor： 程仲良
IPC: H01L29/417 , H01L21/336 , H01L29/78 , H01L29/06 , H01L21/3065
Abstract: 一种半导体装置包括多硅化物结构，所述多硅化物结构包括至少两个共形硅化物层。多硅化物结构可包括源极/漏极上的第一共形硅化物层、第一共形硅化物层上的第二共形硅化物层以及第二共形硅化物层之上的顶盖层。半导体装置包括多硅化物结构上的接触结构。半导体装置包括接触结构周围的介电材料。在一些实施方案中，控制器可确定将由刻蚀工具用于对半导体装置实行原子层刻蚀(ALE)工艺的迭代的刻蚀工艺参数。
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公开(公告)号：CN111106065B
公开(公告)日：2022-06-28
申请号：CN201910538003.3
申请日：2019-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 本发明的实施例提供一种形成集成电路器件的方法的示例，其中，所述集成电路器件具有设置在沟道区和栅极介电质之间界面层。在一些示例中，所述方法包括接收具有衬底和鳍的工件，所述鳍具有设置在所述衬底上的沟道区。界面层形成在所述鳍的沟道区上，且栅极介电层形成在所述界面层上。第一覆盖层形成在所述栅极介电层上，且第二覆盖层形成在所述第一覆盖层上。在所述工件上执行退火工艺，所述退火工艺被配置为使第一材料从所述第一覆盖层扩散到所述栅极介电层中。可在制造工具的同一腔室中执行所述第一覆盖层和第二覆盖层的形成和退火工艺。本发明的实施例还提供了具有界面层的栅极结构和集成电路的制造方法。
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公开(公告)号：CN113517279A
公开(公告)日：2021-10-19
申请号：CN202110705815.X
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
Inventor： 程仲良
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 半导体工艺系统蚀刻位于半导体晶圆上的栅极金属。半导体工艺系统包括基于机器学习的分析模型。分析模型动态地选择用于原子层蚀刻工艺的工艺条件。然后，工艺系统将选择的工艺条件数据用于下一个蚀刻工艺。本申请的实施例提供了集成电路及其形成方法。
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公开(公告)号：CN112992789A
公开(公告)日：2021-06-18
申请号：CN202011261071.9
申请日：2020-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 半导体装置的制作方法包括形成交错设置的第一纳米结构的层状物与第二纳米结构的层状物于基板上；形成第一纳米结构的通道区与第二纳米结构的通道区于第一纳米结构的层状物中；形成第一全绕式栅极结构与第二全绕式栅极结构，以包覆第一纳米结构的通道区与第二纳米结构的通道区的每一者。形成全绕式栅极结构的方法包括沉积材料组成与功函数类似的第一栅极阻障层与第二栅极阻障层于第一栅极介电层与第二栅极介电层上；形成第一扩散阻障层与第二扩散阻障层于第一栅极阻障层与第二栅极阻障层上；以及自掺质源层掺杂穿过第一扩散阻障层与第二扩散阻障层，以掺杂第一栅极阻障层与第二栅极阻障层。
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