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公开(公告)号：CN101093442A
公开(公告)日：2007-12-26
申请号：CN200710119247.5
申请日：2007-07-18
Applicant: 中国科学院计算技术研究所
IPC: G06F7/57
Abstract: 本发明公开了一种浮点乘加器中乘法进位保留加法器(CSA)压缩树的进位校验装置，包括一进位判断单元和一进位检验单元，所述进位判断单元，用于以浮点乘加器两个操作数A和B经过第一进位保留加法器压缩得到的压缩进位部分与压缩和部分的数据为输入值，判断相加的结果是否进位，并根据进位情况输出进位校验位M；所述进位校验单元，用于根据进位判断单元输出的进位校验位M、操作数C取反对齐后的Cinvshift的高55比特(bit)，第二3：2压缩进位保留加法器的进位压缩结果最高比特，进行进位纠正，输出两组55比特的值到161比特加法器的两组数据的高55位中。其使得进位保留加法器(CSA)压缩结果得到纠正，使得乘加器的计算正确。
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公开(公告)号：CN100349142C
公开(公告)日：2007-11-14
申请号：CN200410042742.7
申请日：2004-05-25
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10 , G06F15/167 , G06F13/14
Abstract: 本发明公开了一种用于虚拟共享存储系统的远程取页方法及网络接口卡。该方法将网络接口卡上的存储器区域映射到用户进程的虚地址空间；源节点的用户进程直接访问其网络接口卡，产生并向目的节点的网络接口卡发送远程取页请求消息；目的节点的网络接口卡直接读取目的节点中的所需页；目的节点的网络接口卡向源节点的网络接口卡返回远程取页应答消息；源节点的网络接口卡直接将所述页写到源节点的内存区域。该网络接口卡增加了帧头分析逻辑、RDMA操作逻辑和虚实地址转换逻辑。在本发明中，用网络接口卡上的硬件处理大部分的协议开销，用户进程和网络接口卡可以双向直接访问，可以在不打断远程节点CPU的当前工作的情况下实现远程取页操作。
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公开(公告)号：CN100345136C
公开(公告)日：2007-10-24
申请号：CN200410009284.7
申请日：2004-06-30
Applicant: 中国科学院计算技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种使64位处理器兼容32位桥接芯片的系统及转换装置，该系统包括64位处理器、32位桥接芯片和一个转换装置，该转换装置包括64位处理器系统接口模块、64-32位系统总线命令转换电路、64-32位系统总线地址/数据转换电路、32-64位系统总线数据转换电路、32位处理器系统接口模块。该系统还可以包括一片外CACHE，相应的所述的转换装置则包括一个与CACHE连接的片外CACHE控制模块。采用的本发明的转换装置后，当64位MIPS处理器工作于32位模式下的时候，可使64位处理器兼容32位桥接芯片，从而降低了成本。本发明的转换装置还为32位MIPS桥接芯片提供了对处理器片外CACHE的支持，充分发挥了64位MIPS处理器的性能。
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公开(公告)号：CN1320445C
公开(公告)日：2007-06-06
申请号：CN03155044.4
申请日：2003-08-26
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及微处理器体系结构技术领域，为当代微处理器加快浮点除法部件的计算速度同时降低该部件功耗提供了一种新型的处理方法。该方法对使用SRT算法的浮点除法部件来说，在执行浮点除法循环计算过程中，如果发现部分余数为零，则立即停止循环；然后直接给出最后商同时判断出该商为浮点除法的精确结果。在循环计算过程中，为了得到每次循环后的商值，采用从高位到低位形成商的方法。从而达到减小循环次数，加快浮点除法速度同时降低功耗的目的。
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公开(公告)号：CN1963789A
公开(公告)日：2007-05-16
申请号：CN200510086860.2
申请日：2005-11-11
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种适用于上下文切换的栈高速缓冲存储器及缓冲存储方法。该栈高速缓冲存储器，包括：至少两个栈高速缓存块，一个或门电路，一个选择器；所述栈高速缓存块由标志部分、数据部分和控制部分组成；所述栈高速缓存块的控制部分包括：至少三个比较电路和一个与门电路。该方法步骤包括：(1)初始化栈；(2)栈空间分配；(3)栈空间回收；(4)进行标志比较，根据标志比较结果确定访问栈高速缓存是否命中。本发明的栈高速缓存以块为组织形式，在栈高速缓存块标志中采用了专门的进程地址空间标识，用以区别不同进程的地址空间，从而能很好的适应进程(包括线程)上下文切换，且硬件开销小，控制简单，避免了实现的复杂性。
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Patent Agency Ranking
公开(公告)号：CN1924798A
公开(公告)日：2007-03-07
申请号：CN200510095815.3
申请日：2005-09-02
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种64比特浮点乘加器的流水节拍划分方法，实现形式为(A×B)+C的乘加运算，浮点乘加器分为四个流水节拍，包括：第一拍中用2个14∶2的乘法压缩树同时压缩A×B和操作数C取反移位后的结果，得到2个进位及2个和，在第二拍中用一个4∶2的乘法压缩树来压缩第一拍的结果，得到压缩后的进位与和，并做半加运算，同时预测加法结果符号及加法结果首0位置；第三拍中编码首0检测的结果，得到规格化左移的位数，进行移位；在第四拍中，对结果做加法和舍入操作，得到最后的结果。本发明还公开了与流水节拍划分方法相对应的64比特浮点乘加器。本发明的优点在于：缩短第一个节拍的延迟，增加第二个节拍的延迟，均衡了流水节拍。
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公开(公告)号：CN1818883A
公开(公告)日：2006-08-16
申请号：CN200510007633.6
申请日：2005-02-07
Applicant: 中国科学院计算技术研究所
IPC: G06F11/22
Abstract: 本发明提供一种用于测试MIPS处理器的设备。本发明采用测试主板与处理器分离的方式，该设备包括处理器子卡和测试主板两部分，该测试主板和处理器子卡之间通过SLOT1插槽连接。处理器子卡封装有待测的MIPS处理器、处理器倍频跳线电路和上电逻辑时序电路。处理器子卡根据不同封装、不同管脚排布的MIPS处理器进行封装，封装的处理器子卡的输出信号的排布应与测试主板的SLOT1插槽的信号输入排布方式相一致；从而每一次MIPS处理器设计升级后，只需要重新封装相应的处理器子卡就可以测试，而不需要更新整个设备。本发明的设备可以针对不同封装类型的MIPS处理器进行测试。
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公开(公告)号：CN1248099C
公开(公告)日：2006-03-29
申请号：CN03154837.7
申请日：2003-08-20
Applicant: 中国科学院计算技术研究所
IPC: G06F7/52
Abstract: 本发明涉及微处理器体系结构技术领域，为当代微处理器加快定点除法部件的计算速度同时降低该部件功耗提供了一种新型的处理方法。该方法对使用SRT算法的定点除法部件来说，在执行定点除法循环计算过程中，如果发现部分余数为零，则立即停止循环。然后，根据SRT算法的基数以及完成定点除法需要的循环次数与停止循环时已经执行的循环次数的差值调整商，并得出余数为0。从而达到减小循环次数，加快定点除法速度同时降低功耗的目的。
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公开(公告)号：CN1234066C
公开(公告)日：2005-12-28
申请号：CN01141495.2
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 一种基于操作队列复用的指令流水线系统，包括：取指部件，用于取出指令；译码部件，对取出的指令进行译码，并按指令在程序中出现的先后次序把译码后的指令(称为操作)送到操作队列；操作队列，按次序根据操作的类型把操作发射到相应的保留站，并按次序结束运算结果已经写回的指令；保留站，对发射来的操作进行运算，把运算结果送回到结果总线并写回到操作队列；寄存器，在结束指令时，接收由操作队列依照指令进出操作队列的次序。本发明通过操作队列的复用实现指令的动态调度，减少控制逻辑，从而提高流水线效率，进而提高微处理器的性能。
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公开(公告)号：CN1655117A
公开(公告)日：2005-08-17
申请号：CN200410039460.1
申请日：2004-02-13
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种MIPS指令集的处理器扩展指令及其编码方法和部件。该扩展指令编码成MIPS指令集中浮点指令的格式，该格式中包括一格式域；所述扩展指令的格式域取值为现有的MIPS指令集中的浮点指令的格式域的保留值。该扩展指令的执行部件为一种功能增强的浮点部件，包括数据通路、输入寄存器、输出寄存器和执行浮点操作的浮点指令执行模块，还包括一个与所述浮点指令执行模块并联的扩展指令执行模块，一个判断指令是浮点指令还是扩展指令的选择模块。本发明在指令扩展时避免了引入新的指令格式而增加指令译码的复杂度，扩展指令复用原有的浮点指令的数据通路以及寄存器资源，避免了芯片复杂度的扩大，大大节省了芯片的面积。
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