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公开(公告)号：CN107085562B
公开(公告)日：2020-11-03
申请号：CN201710179097.0
申请日：2017-03-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于高效复用数据流的神经网络处理器及设计方法，涉及神经网络模型计算的硬件加速技术领域，该处理器包括至少一存储单元，用于存储操作指令与运算数据；至少一计算单元，用于执行神经网络计算；控制单元，与所述至少一存储单元、所述至少一计算单元相连，用于经由所述至少一存储单元获得所述至少一存储单元存储的操作指令，并且解析所述操作指令以控制所述至少一计算单元；其中所述运算数据采用高效复用数据流的形式。本发明在神经网络处理过程中采用高效复用数据流，每次只需向计算单元阵列中的一列计算单元载入权重和数据，降低了片上数据带宽、提高了数据共享率、提升了能量效率。
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公开(公告)号：CN107015628B
公开(公告)日：2020-08-28
申请号：CN201710203437.9
申请日：2017-03-30
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3221 , G06F1/3234
Abstract: 本发明提出一种面向近似应用的低开销DRAM刷新方法及系统，涉及存储器设计技术领域，该方法包括静态匹配映射步骤，离线获取应用的全局访存信息，分析所述全局访存信息中每个内存行的最大重用距离，将每个内存行中的内容迁移到保存时间大于所述最大重用距离的内存行中；动态阈值调整步骤，每隔一段时间，周期性的根据历史映射结果预测每个映射周期的最大重用距离，并在DRAM保持时间分布中匹配相应的内存行。本发明在进行程序数据在内存中存储的映射和迁移之后，静态匹配映射方法的错误率几乎为零，动态匹配映射方法的错误率可以控制在0.7％以内，两种方法均能够将原有刷新能耗节省99％以上。
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公开(公告)号：CN110046703B
公开(公告)日：2020-07-31
申请号：CN201910170271.4
申请日：2019-03-07
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供一种用于神经网络的片上存储处理系统，其包括：编码器模块、解码器模块以及存储群模块；编码器模块被配置为接收目标数据序列，对所述目标数据序列中所有数据逐个比特位地提取各比特位的数值，并将所有数据中相同权值的比特位的数值进行顺序编码，再将相邻比特位的数值编码依次顺序相连，生成编码数据；解码器模块被配置为根据运算指令，读取并解码存储群模块中存储的编码数据；存储群模块被配置为根据接收到的控制信息，生成存储结构，存储编码数据。将本发明的片上存储处理系统用于神经网络的运算，可实现按照数据精度的进行数据存储，能够降低神经网络数据运算过程中的功耗消耗，避免发生数据冗余现象。
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公开(公告)号：CN107967132B
公开(公告)日：2020-07-31
申请号：CN201711202435.4
申请日：2017-11-27
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于神经网络处理器的加法器和乘法器。其中所述加法器，包括：至少一个加法装置，所述加法装置包括一个异或非门、第一与非门和第二与非门，所述异或非门以两个比特位Ai和Bi为输入，所述第一与非门以两个比特位Ai‑1和Bi‑1为输入，所述第二与非门以所述异或非门的输出和所述第一与非门的输出为输入，所述第二与非门的输出为所述加法装置的输出位Si；其中，Ai和Ai‑1为加数中相邻的两个比特，Bi和Bi‑1为被加数中相邻的两个比特，i大于等于0。
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Patent Agency Ranking
公开(公告)号：CN107273090B
公开(公告)日：2020-07-31
申请号：CN201710311756.1
申请日：2017-05-05
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了用于神经网络处理器的近似浮点乘法器及浮点数乘法。该近似浮点乘法器在执行操作数的尾数乘法操作时根据指定的精度从各操作数尾数高位开始截取部分位并在所截取的部分位前后补1得到两个新的尾数，对这两个新的尾数进行乘法运算，以得到乘积的近似尾数，以及在经规格化后的近似尾数的低位补零使其位数与操作数的尾数位数一致从而得到所述乘积的尾数。该近似浮点乘法器采用近似计算的方式，根据精度需求截取尾数的不同位数进行相应乘法操作，降低了乘法操作的能量损耗，提高了乘法运算速度，进而使得神经网络处理系统性能更加高效。
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公开(公告)号：CN107729998B
公开(公告)日：2020-06-05
申请号：CN201711046134.7
申请日：2017-10-31
Applicant: 中国科学院计算技术研究所
IPC: G06N3/063
Abstract: 本发明提供一种用于神经网络处理器的方法，包括：1)确定所述神经网络处理器的电路构造；2)增加所述电路构造中至少一条路径上的至少一个器件的延时；3)通过调整用于所述神经网络处理器的工作频率并评估在各个工作频率下的工作状况，来确定使得增加了延时后的所述电路构造的错误率满足设计需要时的最大的工作频率，以及对应的神经网络权重值。
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公开(公告)号：CN109190756A
公开(公告)日：2019-01-11
申请号：CN201811048884.2
申请日：2018-09-10
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于Winograd卷积的卷积运算单元和相应的神经网络处理器。该卷积运算单元包括乘法器、累加器和第一选通器，乘法器用于接收待进行矩阵相乘运算的元素或待进行矩阵点乘运算的元素，第一选通器用于接收来自于乘法器的输出值和待进行累加运算的元素，通过控制第一选通器将待进行累加运算的元素或者将所述乘法器的输出值传递至累加器能够使该卷积运算单元在多个工作模式之间进行切换。将本发明的卷积运算单元应用于神经网络处理器能够提高计算效率并降低运行功耗。
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公开(公告)号：CN108921288A
公开(公告)日：2018-11-30
申请号：CN201810417343.6
申请日：2018-05-04
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种应用于神经网络的激活处理装置。该装置包括查找表单元、多个匹配单元、多个计算单元和缓存单元。查找表单元用于存储反映神经网络中的激活函数的变量区间以及对应的拟合线性函数参数之间的映射关系；多个匹配单元用于基于查找表将与待计算输入变量对应的线性函数参数输出至缓存单元或输出至多个计算单元；缓存单元用于将所存储的线性函数参数输出至多个计算单元；多个计算单元与多个匹配单元和缓存单元连接，多个计算单元根据来自于缓存单元和/或来自于多个匹配单元的线性函数参数完成针对待计算的激活函数的输入变量的线性运算。本发明的激活处理装置能够提高神经网络的激活处理效率并降低功耗。
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