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公开(公告)号：CN111952187B
公开(公告)日：2022-06-24
申请号：CN202010850646.4
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种具有漏电屏蔽结构的SOI场效应晶体管及制备方法，结构包括：具有底衬底、绝缘层及呈半导体岛的顶半导体层的图形化SOI衬底，绝缘层中具有凹槽，半导体岛完全覆盖凹槽；第一导电类型重掺杂区，形成于凹槽上方的沿第二方向延伸的顶半导体层的两端，且其在第二方向上的宽度大于位于凹槽上方的沿第二方向延伸的顶半导体层与绝缘层交叠区域的宽度；栅极结构，形成于凹槽上方；第二导电类型的源区及漏区，形成于栅极结构的两端；体偏置电极，形成于第一导电类型重掺杂区上。通过设置第一导电类型重掺杂区及体偏置电极，有效调节沟道反型层与重掺杂区形成的PN结势垒高度，有效消除总剂量效应导致的漏电沟道，使该器件对总剂量效应零响应。
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公开(公告)号：CN112305785A
公开(公告)日：2021-02-02
申请号：CN201910690187.5
申请日：2019-07-29
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G02F1/01
Abstract: 本发明提供一种基于SOI衬底的热光相移器的制备方法，包括步骤：形成图形化的SOI衬底，所述SOI衬底自下而上依次包括底硅层、绝缘层及顶硅层，所述SOI衬底内具有凹槽，所述凹槽的下表面与所述底硅层的下表面具有间距，所述顶硅层覆盖所述凹槽；对所述凹槽上方的所述顶硅层进行光刻刻蚀以形成硅波导；形成介质层、加热电阻及金属电极；所述介质层至少覆盖所述硅波导；所述加热电阻位于所述硅波导的上方或位于所述硅波导的一侧，所述加热电阻与所述硅波导之间具有间距；所述金属电极与所述加热电阻相连接。本发明有助于生产良率和器件性能的提高，有利于制备流程的进一步简化和生产成本的降低。
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公开(公告)号：CN111986996A
公开(公告)日：2020-11-24
申请号：CN202010849581.1
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/786
Abstract: 本发明提供一种改善自热效应的SOI器件及其制备方法，制备包括：提供具有空腔结构的半导体衬底，空腔结构位于顶半导体层中并显露绝缘层，制备包覆空腔结构的有源区，制备栅极结构，源漏区及源漏电极。本发明采用含有纳米级空腔的SOI衬底，空腔结构位于顶半导体层中，有效减少空腔体积，空腔在沟道长度方向为纳米级尺寸，不会明显阻挡器件的散热路径，与含有大尺寸空腔的器件相比，减缓了自热效应。空腔上方顶半导体层理论上可以达到2nm厚度同时保证顶层硅不发生破损，沟道可以被栅电极全耗尽，有效抑制浮体效应。空腔位于顶半导体层中且与绝缘层接触，绝缘层中的寄生电荷不能在顶半导体层底部引入寄生沟道，有效抑制总剂量辐射效应。
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公开(公告)号：CN111952241A
公开(公告)日：2020-11-17
申请号：CN202010850620.X
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/764 , H01L27/12
Abstract: 本发明提供一种具有辅助支撑结构的半导体衬底及其制备方法，制备方法包括：提供第一基底和第二基底，在第一基底中进行离子注入形成预设剥离层，将第一基底和第二基底相键合，沿预设剥离层剥离，得到具有空腔结构的半导体衬底，空腔结构中还具有支撑结构，支撑结构的顶部表面与图形化介质层的上表面相平齐。本发明将空腔结构设计为具有支撑结构的空腔结构，即形成半包围式、全包围式环岛空腔，在剥离界面已经确定的情况下，可以在一定区域内，获得较大的空腔面积，含有半包围、全包围结构的环岛空腔，可以减少空腔的特征尺寸，避免顶层硅发生破损。通过控制预设剥离层的形成方式改善空腔上材料磨损情况。
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公开(公告)号：CN111952240A
公开(公告)日：2020-11-17
申请号：CN202010850617.8
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/764 , H01L27/12 , B82Y40/00
Abstract: 本发明提供一种具有纳米级空腔结构的SOI衬底及其制备方法，制备方法包括：提供第一基底，在第一基底上形成叠层结构，自下而上包括下牺牲材料层、牺牲介质层及上牺牲材料层，形成辅助侧墙，基于辅助侧墙依次刻蚀出第一辅助凹槽、第二辅助凹槽、第三辅助凹槽及凹槽结构，凹槽结构作为后续的空腔结构，将第一基底与第二基底键合，得到具有空腔结构的SOI衬底。本发明利用凸出的侧墙掩模凹槽结构得到空腔结构，制备出含有内嵌纳米级空腔的SOI衬底，可以在顶层硅中制备得到纳米级空腔，防止由于空腔特征尺寸较大顶层硅承受的应力容易超出极限。本发明可以保护器件制备过程中第一介质层受到较小的过刻蚀损伤，在第一介质层作为器件一部分时提高性能。
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Patent Agency Ranking
公开(公告)号：CN111952189A
公开(公告)日：2020-11-17
申请号：CN202010850781.9
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/417 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种基于空腔包围结构的环形栅场效应晶体管及制备方法，场效应晶体管包括依次层叠的基底、绝缘层及半导体顶层，半导体顶层上设置有呈环形的环形栅极，半导体顶层中形成有第一极与第二极，第一极位于环形栅极内侧并被环形栅极包围，第二极位于环形栅极外侧并包围环形栅极，绝缘层中形成有环形空腔，环形空腔在垂直投影方向上包围第一极，且环形空腔在垂直投影方向上与环形栅极具有交叠。本发明在源区或漏区下方引入环型空腔，并且将栅极设置成与所述环型空腔对应的环形栅极结构，可以彻底消除绝缘层导电沟道重叠构成的侧边结构，消除漏电通道，可大大提高抗总剂量辐照性能。
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公开(公告)号：CN111952188A
公开(公告)日：2020-11-17
申请号：CN202010850667.6
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/786
Abstract: 本发明提供一种具有隔离层的场效应晶体管及其制备方法，包括依次堆叠的底衬底、绝缘层及顶半导体层的半导体基底，顶半导体层中包覆具有间距的隔离层；栅极结构在垂向上的投影覆盖间距并与隔离层形成交叠区域，源极区及漏极区在垂向上的投影完全位于隔离层内。通过隔离层可将源、漏电极与位于隔离层下方的顶半导体层的载流子传输通道隔离，将源、漏电极的漏电路径完全隔断，解决顶半导体层底部漏电问题，提升器件的抗总剂量辐照能力，且通过隔离层的间距保证了沟道处的散热速率，进一步的还可解决沟道侧边的漏电问题，制备工艺与现有CMOS工艺完全兼容，适用范围较广，可用于制备高可靠性的集成电路及分立器件。
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公开(公告)号：CN111952184A
公开(公告)日：2020-11-17
申请号：CN202010849609.1
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种基于图形化埋层介质层的环栅场效应晶体管的制备方法，包括：1)制备衬底结构，包括半导体衬底、绝缘层及半导体顶层，半导体顶层中插入有介质牺牲层；2)在器件区域外围形成隔离区；3)刻蚀半导体层及介质牺牲层，以在介质牺牲层上下方分别形成第一、第二线型半导体沟道；4)采用湿法腐蚀去除介质牺牲层及部分绝缘层以形成空腔；5)制备栅介质层及栅电极层；6)在第一、第二线型半导体沟道两端的半导体层中形成源区及漏区。本发明可避免介质牺牲层的侧向腐蚀，本发明具有较高的电学性能、较小的工艺难度及广泛的工艺兼容性。本发可通过一次湿法腐蚀形成上下堆叠的线型半导体沟道，大大节省工艺，并有效提高器件的驱动能力。
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公开(公告)号：CN111952182A
公开(公告)日：2020-11-17
申请号：CN202010849598.7
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种减少侧边漏电的SOI场效应晶体管及其制备方法，该晶体管包括：具有底衬底、绝缘层及呈半导体岛的顶半导体层的图形化SOI衬底，绝缘层中具有凹槽，凹槽包括沿第二方向延伸的主体凹槽及沿第一方向延伸且位于主体凹槽的两端并与其连通的至少一个扩展凹槽；半导体岛完全覆盖凹槽，半导体岛包括沿第一方向延伸的第一半导体层及沿第二方向延伸的第二半导体层，第二半导体层包括位于主体凹槽上方的第二主体半导体层及覆盖扩展凹槽的第二扩展半导体层；形成于半导体岛的第二半导体层上的栅极结构；形成于第一半导体层两端的源区及漏区。通过在主体凹槽的两端设置与之连通的扩展凹槽，有效增加了漏电电阻，降低凹槽的侧边漏电。
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公开(公告)号：CN111293213A
公开(公告)日：2020-06-16
申请号：CN201811495195.6
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于二维材料的磁性隧穿结器件及其制作方法，包括：第一金属连接层，形成于一CMOS电路基底上、第一金属过渡层、固定磁层，所述固定磁层为二维磁性材料层、隧穿层，所述隧穿层为二维绝缘材料层，所述隧穿层包含二维绝缘材料层的层数为1～5层、自由磁层，所述自由磁层为二维磁性材料；第二金属过渡层以及第二金属连接层。本发明在制作完隧穿层之后，采用原子层沉积工艺、化学气相沉积工艺或薄膜剥离-转移工艺制作自由磁层，可以避免隧穿层不被溅射粒子损伤，提高隧穿层的质量。本发明的隧穿层为1～5层二维绝缘材料，隧穿层的一致性非常好，大大提高隧穿几率，同时，可以使得固定磁层和自由磁层的磁化方向互不发生强烈影响。
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