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公开(公告)号：CN112836811A
公开(公告)日：2021-05-25
申请号：CN202010934441.4
申请日：2020-09-08
Applicant: 三星电子株式会社
Abstract: 提供神经形态设备及包括其的神经形态系统。所述神经形态设备包括神经元块、尖峰发送电路和尖峰接收电路。所述神经元块包括通过多个突触连接的多个神经元，用于执行尖峰的生成和运算。所述尖峰发送电路基于从所述神经元块输出的多个发送尖峰信号生成非二进制发送信号，并且向传输通道发送所述非二进制发送信号，其中，所述非二进制发送信号包括关于所述多个发送尖峰信号中所包括的发送尖峰的信息。所述尖峰接收电路从所述传输通道接收非二进制接收信号，并且基于所述非二进制接收信号生成包括接收尖峰的多个接收尖峰信号，以向所述神经元块提供所述多个接收尖峰信号，其中，所述非二进制接收信号包括关于所述接收尖峰的信息。
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公开(公告)号：CN112820339A
公开(公告)日：2021-05-18
申请号：CN202011224896.3
申请日：2020-11-05
Applicant: 三星电子株式会社
IPC: G11C16/10 , G11C29/42 , G11C16/34 , G11C16/16 , G11C7/18 , G11C8/14 , G06F12/0882 , G06F3/06 , G06N3/04 , G06N3/063 , G06N3/08
Abstract: 提供人工智能存储设备和包括该存储设备的存储系统。所述存储系统包括主机设备和存储设备。所述主机设备提供用于数据存储功能的第一输入数据和用于人工智能(AI)功能的第二输入数据。所述存储设备存储来自所述主机设备的所述第一输入数据，并且基于所述第二输入数据执行AI计算以生成计算结果数据。所述存储设备包括第一处理器、第一非易失性存储器、第二处理器和第二非易失性存储器。所述第一处理器控制所述存储设备的操作。所述第一非易失性存储器存储所述第一输入数据。所述第二处理器执行所述AI计算，并且与所述第一处理器区分开。所述第二非易失性存储器存储与所述AI计算相关联的权重数据，并且与所述第一非易失性存储器区分开。
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公开(公告)号：CN112749795A
公开(公告)日：2021-05-04
申请号：CN202011107915.4
申请日：2020-10-16
Applicant: 三星电子株式会社
Abstract: 提供了堆叠神经形态器件和神经形态计算系统。该堆叠神经形态器件包括逻辑裸片和核心裸片，逻辑裸片包括控制电路并被配置为与主机通信，核心裸片堆叠在逻辑裸片上并通过延伸穿过核心裸片的硅通孔(TSV)连接到逻辑裸片。核心裸片包括神经形态核心裸片，神经形态核心裸片包括连接到行线和列线的突触阵列。突触阵列包括被配置为存储权重并基于权重和输入数据执行计算的突触。权重包括在神经网络系统的层中。并且控制电路通过TSV向神经形态核心裸片提供权重，并控制神经形态核心裸片的数据传输。
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公开(公告)号：CN105718385B
公开(公告)日：2020-11-06
申请号：CN201510969163.5
申请日：2015-12-22
Applicant: 三星电子株式会社
IPC: G06F12/0802
Abstract: 本发明提供了一种操作数据存储装置的方法，其能够补偿多个存储器单元的初始阈电压漂移。所述方法包括：产生针对第一写地址的第一压缩值，所述第一写地址对应于在不同的时间间隔中的第一时间间隔期间输入的第一写请求；以及将第一压缩值存储在多个表中的第一表中。本发明还提供了一种数据存储装置和数据处理系统。
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公开(公告)号：CN111290705A
公开(公告)日：2020-06-16
申请号：CN201911239438.4
申请日：2019-12-06
Applicant: 三星电子株式会社
Abstract: 一种存储器系统包括：存储器器件；包括了第一接口、第二接口以及具有第一纠错码(ECC)引擎的第一数据处理器的存储器控制器；以及包括了被连接到第一接口的第三接口、被连接到第二接口的第四接口、被连接到外部主机的第五接口和具有第二ECC引擎的第二数据处理器的现场可编程门阵列(FPGA)。存储器控制器可以配置正常写入操作路径或高度可靠的写入操作路径。
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Patent Agency Ranking
公开(公告)号：CN106469570B
公开(公告)日：2020-04-03
申请号：CN201610694501.3
申请日：2016-08-19
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括：非易失性存储器件，包括多个存储器单元，该存储器单元被划分为多个页面；以及控制器，被配置为控制非易失性存储器件。存储器件被配置为：收集要被写入到两个或更多个页面的两个或更多个写入数据分组，基于两个或更多个写入数据分组来与两个或更多个页面同时地执行公共写入操作，以及基于两个或更多个写入数据分组来与两个或更多个页面中的每个顺序地执行单独的写入操作。
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公开(公告)号：CN109933456A
公开(公告)日：2019-06-25
申请号：CN201811300521.3
申请日：2018-11-02
Applicant: 三星电子株式会社
Abstract: 公开一种操作存储器控制器的方法，所述存储器控制器通过使用与卷积型低密度奇偶校验(LDPC)码对应的奇偶校验矩阵来执行解码，所述方法包括：从至少一个存储器装置接收码字，所述码字包括第一子码字和第二子码字；通过使用基于包括在奇偶校验矩阵中的并与第一子码字相关联的第一子矩阵设置的第一方向上的第一滑动窗口来将第一子码字解码为第一数据；通过使用基于包括在奇偶校验矩阵中的并与第二子码字相关联的第二子矩阵设置的第二方向上的第二滑动窗口来将第二子码字解码为第二数据。
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公开(公告)号：CN109818626A
公开(公告)日：2019-05-28
申请号：CN201811397209.0
申请日：2018-11-22
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 本公开提供了解码低密度奇偶校验码的方法、解码器及存储器系统。一种解码低密度奇偶校验(LDPC)码的方法，包括：将LDPC码的奇偶校验矩阵划分为多个子块。该方法还包括：对于多次解码迭代中的每一个，在解码调度中执行多个子块中的多个目标子块中的每个目标子块的节点操作，所述多个目标子块对应于多次解码迭代中的当前解码迭代，基于每个目标子块的节点操作的结果来估计每个目标子块的可靠性，并基于每个目标子块的可靠性来调整解码调度。
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公开(公告)号：CN109036488A
公开(公告)日：2018-12-18
申请号：CN201810230803.4
申请日：2018-03-20
Applicant: 三星电子株式会社
Abstract: 本发明提供一种存储器控制器、一种操作该存储器控制器的方法以及一种存储器系统。该操作存储器控制器的方法包括：基于与处于擦除状态的多个存储单元有关的擦除状态信息，将处于擦除状态的多个存储单元分类成多个组；为多个组中的至少一个组中包括的存储单元中的至少一些存储单元设置至少一种目标编程状态；以及将已经设置了至少一种目标编程状态的至少一些存储单元编程为多种编程状态中除了目标编程状态之外的编程状态。
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公开(公告)号：CN107632903A
公开(公告)日：2018-01-26
申请号：CN201710462821.0
申请日：2017-06-19
Applicant: 三星电子株式会社
CPC classification number: H03M13/1111 , G06F11/1012 , G06F11/1068 , G11C11/5642 , G11C29/52 , H03M13/1108 , H03M13/116 , H03M13/1188 , H03M13/3707 , H03M13/3723 , H03M13/3746 , H03M13/6325
Abstract: 低密度奇偶校验(LDPC)解码器可以包括可变节点处理单元和校验节点处理单元。校验节点处理单元包括存储校验节点值的存储器元件。存储器元件通过两个或更多个路径互连，并且每个路径可以包括存储器元件的全部或部分循环排列以发送校验节点值。
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