-
公开(公告)号：CN115032681B
公开(公告)日：2025-02-14
申请号：CN202210632037.0
申请日：2022-06-07
Applicant: 西北工业大学
Abstract: 本发明公开了一种粒子图像的数据压缩电路，包括：读出通道，用于读取到像素阵列中任一组击中粒子的地址数据后发送，压缩读出电路，与读出通道连接，用于接收读出通道发送的粒子地址数据，对粒子地址数据进行数据压缩，产生首地址和压缩编码，下级数据处理模块，与压缩读出电路连接，用于读取压缩读出电路产生的本组击中粒子首地址和压缩编码。该方法解决了二维粒子图像团簇的数据压缩问题。
-
公开(公告)号：CN113102776B
公开(公告)日：2022-11-22
申请号：CN202110333893.1
申请日：2021-03-29
Applicant: 西北工业大学
Abstract: 本发明公开一种下送粉金属增材制造的余粉循环装置与方法，该装置包括刮刀装置和余粉过滤循环装置。刮刀装置包括刮刀装置外壳、金属刮刀、两侧挡板夹、滚珠丝杆、电机和格卡连接头；余粉过滤循环装置包括吸粉装置、风机、送风管道、多级过滤网、超声波振动装置、废粉收集罐和余粉收集罐。本发明可以对下送粉方式的粉末床增材制造中的铺粉过程进行优化，同时对产生的过剩金属粉末进行自动过滤处理，当给料缸中粉末用完时，在不打开舱门的情况下，降低给料缸，然后通过刮刀装置将处理后的余粉加到给料缸中进行粉末循环利用。
-
公开(公告)号：CN114967411A
公开(公告)日：2022-08-30
申请号：CN202210714558.0
申请日：2022-06-23
Applicant: 西北工业大学
IPC: G04F10/00
Abstract: 本发明公开了一种具备自动复位机制的多级时间数字转换器，涉及时间数字转换器技术领域，包括依次级联的第一级量化结构、第二级量化结构和第三级量化结构；第一级量化结构包括：一个n位二进制计数器；第二级量化结构包括：并行的多相时钟插值采样电路和同步电路；第三级量化结构包括：加入自动复位电路的游标延迟环；加入自动复位电路的游标延迟环包括：第一输入上升沿检测电路和第二输入上升沿检测电路、第一脉冲展宽电路和第二脉冲展宽电路、自动复位电路。
-
公开(公告)号：CN114785301A
公开(公告)日：2022-07-22
申请号：CN202210440094.9
申请日：2022-04-25
Applicant: 西北工业大学
Abstract: 本发明公开了一种应用于辐射粒子检测芯片的轨对轨单端转差分电路，包括单端输入转差分输出电路，其包括包括全差分跨导电路及两个跨阻放大器；全差分跨导电路将NMOS输入跨导电路与PMOS输入的跨导电路结合，全差分跨导电路正向输入端与前端读出电路的输出端连接，反向输入端连接前端读出电路的输入共模电压；两个跨阻放大器的正向输入端分别连接前端读出电路的读出模拟数字转换器ADC的输入共模电压，两个跨阻放大器的反向输入端分别与全差分跨导电路的两个输出端连接。本发明中的该单端输入转差分输出电路可进行输入和输出共模电压的调节，拥有轨到轨的输入输出范围，同时可按需进行电路的增益调节，满足低功耗辐射粒子检测前端读出芯片的应用需求。
-
公开(公告)号：CN114244358A
公开(公告)日：2022-03-25
申请号：CN202111593825.5
申请日：2021-12-23
Applicant: 西北工业大学
Abstract: 本发明提供了一种流水线逐次逼近模数转换电路，属于集成电路设计领域。包括三个流水级电路和加法器。本发明的三个流水级电路在转换阶段采用基于共模电平的电容开关控制时序的DAC电容阵列只有传统电容阵列的一半，由于余量放大器消耗的静态电流与负载电容的平方成正比，而且，流水线逐次逼近模数转换器采用基于共模电平电容开关控制时序的SAR ADC，当电路状态发生变化时，DAC电容阵列中的电容在Vref和Vcm或者Vcm和GND之间切换，而不像传统开关控制时序，DAC电容阵列在Vref和GND之间直接切换。所以，本发明提出的流水线逐次逼近模数转换器大大降低了功耗。
-
Patent Agency Ranking
公开(公告)号：CN113949383A
公开(公告)日：2022-01-18
申请号：CN202111089036.8
申请日：2021-09-16
Applicant: 西北工业大学
IPC: H03M1/46
Abstract: 本发明提供了一种电荷型逐次逼近ADC结构，属于集成电路设计领域。整个ADC结构上半部分为模拟部分，下半部分为数字部分。开关阵列设置在电容网络的左边，比较器设置在电容网络的右边。每个单位电容外围加上一圈金属线，上级板在电容四个拐角处引出，下级板在电容四个边上引出。下级板连线放在电容下方，并且布线金属使用工艺中间层金属。本发明提出的电荷型逐次逼近ADC结构布局合理，数字部分与模拟部分相互隔离，减少了数字部分对模拟部分的噪声干扰。二进制权重电容网络布线方法简单明了，每类电容的寄生电容依然保持二进制权重关系，减少了由于布线而产生的寄生电容对ADC性能的影响。
-
-
公开(公告)号：CN103916080B
公开(公告)日：2017-01-25
申请号：CN201410153558.3
申请日：2014-04-17
Applicant: 西北工业大学
IPC: H03B5/12
Abstract: 本发明公开了一种小面积高线性度成形电路，用于解决现有成形电路线性度差的技术问题。小面积高线性度成形电路技术方案是包括电容C1、电容C2、运算放大器A、一个NMOS晶体管Mdif和n个NMOS晶体管M1～Mn。电容C1和NMOS晶体管Mdif组成串联RC网络，电容C2和n个NMOS晶体管M1～Mn组成并联RC网络。由于该电路的高阻值电阻由NMOS晶体管实现，大大减小了芯片面积。由多个NMOS晶体管串联实现一个较大阻值电阻，降低了晶体管源极和漏极电压对整体阻值的影响，提高了线性度。调节成形时间时，同时调节微分时间和积分时间，保证成形电路增益不变。
-
公开(公告)号：CN105119596A
公开(公告)日：2015-12-02
申请号：CN201510454433.9
申请日：2015-07-29
Applicant: 西北工业大学
Abstract: 本发明公开了一种基于抗单粒子瞬态辐射效应的锁相环用压控振荡器延时单元，用于解决现有用于混合信号锁相环的抗辐射压控振荡器功耗大的技术问题。技术方案是包括MOS晶体管M0～M4构成的压控振荡器差分延时单元，还包括MOS晶体管M5～M8构成的检测电路，以及电压源V1和V2。所述的MOS晶体管M5、M6的栅极和漏极分别连接后接在差分延时单元的正向输出端Voutp，MOS晶体管M7、M8的栅极和漏极分别连接后接在差分延时单元的负向输出端Voutn，MOS晶体管M5和M7的源极连接到电压源V1，MOS晶体管M6和M8的源极连接到电压源V2。由于检测电路在延时单元正常工作时不工作，降低了功耗。
-
公开(公告)号：CN105049031A
公开(公告)日：2015-11-11
申请号：CN201510454250.7
申请日：2015-07-29
Applicant: 西北工业大学
IPC: H03K19/0944
Abstract: 本发明公开了一种抗单粒子辐射效应的DICE结构锁存单元，用于解决现有DICE结构锁存单元动态功耗大的技术问题。技术方案是包括PMOS晶体管P0至P3和NMOS晶体管N0至N3，还包括NMOS晶体管MN0至MN3和PMOS晶体管MP0至MP3，所述的NMOS晶体管MN0至MN3与PMOS晶体管P0至P3互补，PMOS晶体管MP0至MP3与NMOS晶体管N0至N3互补。由于采用插入互补MOS管的方法，阻断相邻节点之间的直接影响，减小了各支路中PMOS管和NMOS管同时导通的可能性。预期达到的效果是当四个存储节点中的某一位翻转时不会引起其他三个节点的翻转，减小了DICE结构锁存单元的动态功耗。
-
-
-
-
-
-
-
-
-
Search Results
71
records
(took 0.031 seconds)
