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公开(公告)号：CN101416395B
公开(公告)日：2011-03-16
申请号：CN200780011902.3
申请日：2007-03-30
Applicant: 日本电波工业株式会社
Abstract: 本发明提供一种数字处理装置。本发明的目的是在由A/D变换器将周期性高的模拟信号变换为数字信号并进行数字处理的装置中，减少由A/D变换器的误动作引起的寄生的产生。作为具体的解决方法，例如在某种方式的频率合成器中，在电压控制振荡器的输出侧设置有A/D变换器，将其输出信号赋给进行数字处理的器件，对其处理结果进行D/A变换，并返回电压控制振荡器。在这种情况下，使通过该频带噪声产生器产生的噪声加在上述模拟/数字变换器的输入信号上。该频带噪声是对上述器件中进行的数字信号处理不产生影响的频带。
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公开(公告)号：CN101416395A
公开(公告)日：2009-04-22
申请号：CN200780011902.3
申请日：2007-03-30
Applicant: 日本电波工业株式会社
Abstract: 本发明提供一种数字处理装置。本发明的目的是在由A/D变换器将周期性高的模拟信号变换为数字信号并进行数字处理的装置中，减少由A/D变换器的误动作引起的寄生的产生。作为具体的解决方法，例如在某种方式的频率合成器中，在电压控制振荡器的输出侧设置有A/D变换器，将其输出信号赋给进行数字处理的器件，对其处理结果进行D/A变换，并返回电压控制振荡器。在这种情况下，使通过该频带噪声产生器产生的噪声加在上述模拟/数字变换器的输入信号上。该频带噪声是对上述器件中进行的数字信号处理不产生影响的频带。
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公开(公告)号：CN101416393A
公开(公告)日：2009-04-22
申请号：CN200780011872.6
申请日：2007-03-14
Applicant: 日本电波工业株式会社
CPC classification number: H03L7/18 , H03L7/085 , H03L7/091 , H03L7/10 , H03L7/185 , H03L7/187 , H03L2207/06 , H03L2207/12
Abstract: 本发明提供一种频率合成器，本发明的目的是提供根据新原理能够在宽频带中精细地设定频率，且频率的引入范围较宽的频率合成器。作为具体的解决方法，对电压控制振荡部的输出频率的正弦波信号进行正交检波，制作以与检波中使用的频率信号的频率的差分的频率(速度)旋转的矢量，预先计算电压控制振荡部的输出频率成为设定值时的矢量的频率，当驱动电压控制振荡部时将与矢量的频率和上述计算出的频率的差分相当的电压信号反馈到电压控制振荡部，以使该差分成为零的方式形成PLL。从而，当PLL被锁定时，电压控制振荡部的输出频率被调整为设定频率。并且，在PLL的锁定后，在两者的间隔变大后通过积分电路部对设定值进行积分，并施加给控制电压。
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公开(公告)号：CN101098141A
公开(公告)日：2008-01-02
申请号：CN200710112280.5
申请日：2007-06-29
Applicant: 日本电波工业株式会社
Inventor： 古幡司
IPC: H03L7/095
Abstract: 提供一种频率合成器，在对AD变换器的输入电平有变化时，防止PLL控制不正常动作的状况并能够防止产生频率偏移。一种频率合成器，用FPGA构成载波移去器16；反转向量乘法运算部分17；相位的时间差检测部分18；加法器19；相位差的累加部分20；环路滤波器21；参数输出部分25；振幅信息检测部分26；滤波器27；乘法器28，解锁检测单元监视由振幅信息检测部分26检测出的振幅信息的值，如果该值在适宜范围内，则进行在PLL控制中的锁定(同步)处理，如果该值在适宜值范围外，则检测在PLL控制中的解锁。
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公开(公告)号：CN101093995A
公开(公告)日：2007-12-26
申请号：CN200710110139.1
申请日：2007-06-18
Applicant: 日本电波工业株式会社
IPC: H03L7/099
Abstract: 本发明提供一种能够防止VCO输出的相位噪声特性、杂散特性恶化的PLL振荡电路。该振荡电路是数字控制型的振荡电路，具有：VCO(1)；分频器(2)；基准振荡电路(3)；A/D变换器(4)；相位比较器(5)；数字滤波器(6)；D/A变换器(7)；模拟滤波器(8)，使从基准振荡电路(3)供给的基准信号通过窄带晶体滤波器(MCF)，输出到A/D变换器(4)，去除包含在基准信号中的噪声、跳动、无用波，其结果能够防止VCO输出的相位噪声特性、杂散特性恶化。
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