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公开(公告)号：CN118099117A
公开(公告)日：2024-05-28
申请号：CN202211505068.6
申请日：2022-11-28
Applicant: 中国科学院计算技术研究所
IPC: H01L23/48 , H01L25/065 , H01L25/18 , H10B80/00
Abstract: 本发明提出一种基于可重用无源硅中介层的芯片，包括：多个芯粒；基板，用于提供电源、时钟和芯片外部输入输出信号；由多个瓦片构成的可重用无源硅中介层，每个瓦片表面和底面均具有凸块，通过底面的凸块与该基板电气连接，获取电源、时钟、外部输入输出信号；通过表面的凸块与该芯粒电气连接；且每个瓦片内包含竖直方向的硅通孔，在部分瓦片表面的凸块与瓦片底面的凸块之间形成电气连接，为该芯粒传送电源、时钟、芯片外部输入输出信号。本发明相对于已有的可重用无源硅中介层设计方案，所提出的方案数据传输性能更高、模块化能力更好、能够容忍导线故障。
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公开(公告)号：CN113505825B
公开(公告)日：2023-07-21
申请号：CN202110759760.0
申请日：2021-07-06
Applicant: 中国科学院计算技术研究所
IPC: G06F18/214 , G06N20/00 , G06F18/2431 , G06F18/2413
Abstract: 本发明提供一种图计算装置，包括存储层、逻辑层、列控制器，所述存储层用于原始数据以及中间数据的存储；所述逻辑层包括树创建模块、动态构图模块以及图创建模块；以及所述列控制器用于控制数据在存储层和逻辑层之间迁移。本发明是针对动态图构建进行优化的专用硬件加速器架构，针对动态图更新的性能和吞吐量进行了优化，更贴近现实应用的需求。
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公开(公告)号：CN112070204B
公开(公告)日：2023-01-20
申请号：CN202010722047.4
申请日：2020-07-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种基于阻变存储器的神经网络权重映射方法，其中，所述阻变存储器以存储单元的高阻态和低阻态存储二值数据，所述映射方法包括：S1、获得神经网络以二值形式表示的二进制权重阵列；S2、获得二进制权重值阵列的每一列的第一值和第二值的数量；S3、将二进制权重值阵列的每一列权重值映射存储到所述阻变存储器的每一列存储单元中，其中，对于第一值的数量大于第二值的数量的列，第一值映射为高阻态，第二值映射为低阻态；否则第二值映射为高阻态，第一值映射为低阻态。本发明在硬件上只是改变了原有的权重存储映射方式，有效的降低存储阵列中低电阻状态数量，大幅降低电流及其在阻变存储器计算阵列和模拟‑数字转换装置的功耗。
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公开(公告)号：CN115586998A
公开(公告)日：2023-01-10
申请号：CN202211289563.8
申请日：2022-10-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于主核控制流信息的处理器运行差错检测方法及系统，包括：在主核运行的过程中将程序段的控制流信息以控制流表的形式保存下来，以在检查核运行的过程中，使用该控制流信息来指导检查核的分支预测，来提高检查核的运行效率。对于程序段，主核与检查核应该有相同的控制流，因此有使用主核控制流信息指导检查核分支预测有100％的分支预测准确率，能够消除分支预测失败的开销，从而提高检查核的性能。
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公开(公告)号：CN114416435A
公开(公告)日：2022-04-29
申请号：CN202111630301.9
申请日：2021-12-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种微处理器架构，包括：主核、从核、总线及比较器，该主核和该比较器分别通信连接至该总线，该从核通信连接至该比较器；微处理器处于锁步模式时，该比较器阻塞该从核对该总线的访问请求，该主核和该从核均执行主核任务，该比较器将该主核的主核运行数据与该从核的从核运行数据进行比较，以对该主核任务的执行状态进行故障检测。以及一种微处理器故障检测方法，包括：根据任务要求设置微处理器的运行模式，该运行模式包括锁步模式和非锁步模式；若该微处理器处于锁步模式时，该主核和该从核均执行主核任务，通过将该主核的主核运行数据与该从核的从核运行数据进行比较，以对该主核任务的执行状态进行故障检测。
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Patent Agency Ranking
公开(公告)号：CN114186598A
公开(公告)日：2022-03-15
申请号：CN202110856642.1
申请日：2021-07-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明实施例提供了一种基于阻变存储器的图神经网络计算方法和装置，该方法包括：对于图神经网络的任一层，分析该层中将要在阻变存储器阵列中运算的图数据在权重原位计算模式和混合原位计算模式下的处理时延相对大小，选择时延最小的模式作为该层的计算模式；在权重原位计算模式，对所述图神经网络的所述层将图数据的邻接矩阵和图神经网络的权重参数作为原位数据分别映射到相应的阻变存储器阵列中，以将图神经网络的节点特征作为输入数据与相应的原位数据进行运算；在混合原位计算模式，对所述图神经网络的所述层将图数据的邻接矩阵和节点特征作为原位数据分别映射到相应的阻变存储器阵列中，以将权重参数作为输入数据与相应的原位数据进行运算。
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公开(公告)号：CN107015628B
公开(公告)日：2020-08-28
申请号：CN201710203437.9
申请日：2017-03-30
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3221 , G06F1/3234
Abstract: 本发明提出一种面向近似应用的低开销DRAM刷新方法及系统，涉及存储器设计技术领域，该方法包括静态匹配映射步骤，离线获取应用的全局访存信息，分析所述全局访存信息中每个内存行的最大重用距离，将每个内存行中的内容迁移到保存时间大于所述最大重用距离的内存行中；动态阈值调整步骤，每隔一段时间，周期性的根据历史映射结果预测每个映射周期的最大重用距离，并在DRAM保持时间分布中匹配相应的内存行。本发明在进行程序数据在内存中存储的映射和迁移之后，静态匹配映射方法的错误率几乎为零，动态匹配映射方法的错误率可以控制在0.7％以内，两种方法均能够将原有刷新能耗节省99％以上。
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公开(公告)号：CN105577539B
公开(公告)日：2018-08-10
申请号：CN201610057261.6
申请日：2016-01-27
Applicant: 中国科学院计算技术研究所
IPC: H04L12/707 , H04L12/721 , H04L12/751 , H04L12/753
Abstract: 本发明提出一种面向非规则三维集成电路片上网络的路由方法及系统，该方法包括根据所述非规则三维集成电路片上网络的拓扑结构，判断采用基于汉密尔顿路径的容错路由算法路由数据包，或基于生成树的容错路由算法路由数据包；若采用基于所述汉密尔顿路径的容错路由算法路由数据包，根据源节点与目的节点的位置确定使用按照节点编号单调上升或单调下降的顺序进行路由容错；若采用基于所述生成树的容错路由算法路由数据包，则选择生成树根节点，根据根节点，以及源节点与目的节点的位置，选择传输路径完成所述数据包的传输。
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公开(公告)号：CN104539547B
公开(公告)日：2017-10-10
申请号：CN201410647643.5
申请日：2014-11-14
Applicant: 中国科学院计算技术研究所
IPC: H04L12/771 , H04L12/701
Abstract: 本发明提供一种用于三维集成电路片上网络的路由器，包括路由分流子模块，第一交叉开关子模块和第二交叉开关子模块；所述路由分流子模块用于将来自路由器输入端口的数据包分配至所述第一交叉开关子模块或者第二交叉开关子模块，所述第一交叉开关子模块的输出端与所述路由器的一部分输出端口连接，所述第二交叉开关子模块的输出端与所述路由器的另一部分输出端口连接。本发明还提供了相应的用于三维集成电路片上网络的路由方法。本发明能在三维集成电路片上网络的路由器出现永久性故障的情况下保障通信的正常运行，并兼顾较高的通信性能，较高的可靠性和较低的系统开销。并且，本发明能够以低成本实现防死锁。
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公开(公告)号：CN107017016A
公开(公告)日：2017-08-04
申请号：CN201710202202.8
申请日：2017-03-30
Applicant: 中国科学院计算技术研究所
IPC: G11C11/406 , G06F21/55
CPC classification number: G11C11/406 , G06F21/556
Abstract: 本发明提出一种防时序侧通道攻击的内存刷新控制方法及装置，涉及计算机存储器安全技术领域，该方法包括设置刷新干扰机制，其中设置干扰范围为M毫秒，所述刷新干扰机制将在时刻tn时的所述DRAM中初始刷新操作RFn随机地提前或推迟时间m0，以使所述初始刷新操作RFn的发送时刻为tn±m0,m0≤M。本发明只是将原有的刷新操作进行随机，并不减少总的刷新数目，对内存系统性能几乎不会有影响，同时能够将干扰后的请求完成时间序列相似度降低到2％以下，有效地保护了共享内存控制器的时序信道。
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