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公开(公告)号：CN110083551A
公开(公告)日：2019-08-02
申请号：CN201910344205.4
申请日：2019-04-26
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网宁夏电力有限公司电力科学研究院
IPC: G06F12/14
Abstract: 本发明公开了一种安全紧耦合存储器及其访问方法和存储介质，所述安全紧耦合存储器与处理器相连接，所述安全紧耦合存储器中预设有多个不同安全级别的存储区，每个存储区用于存储与该存储区安全级别对应的数据，所述访问方法包括：接收访问操作信息，其中所述访问操作信息包括：存储区中的数据地址以及该访问操作信息的安全属性标识，根据所述访问操作信息的安全属性标识以及所述数据地址判断所述访问操作信息是否具有访问所述数据地址的权限；若具有访问所述数据地址的权限，则对与所述数据地址对应的存储区进行访问操作。本发明提供的安全紧耦合存储器及其访问方法和存储介质满足了安全可信处理器架构中对存储程序和数据安全性的要求。
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公开(公告)号：CN110008154A
公开(公告)日：2019-07-12
申请号：CN201910304546.9
申请日：2019-04-16
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网宁夏电力有限公司电力科学研究院
Abstract: 本发明公开了一种提高处理器与访存总线时序的方法及内存属性预测器，该方法包括：将处理器中设置内存属性预测器，内存属性预测器包括多个存储内存属性的寄存器单元，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段；当处理器接收到访问指令后对内存属性进行预测，该预测过程包括：内存属性预测器根据所述访问指令中的访问地址找到该访问地址的tag位段从而找到其对应的区域，将该区域中的寄存器单元的内存属性作为预测的内存属性；处理器将该预测的内存属性输出。该提高处理器与访存总线时序的方法及内存属性预测器能够提高CPU与外围总线或设备的接口时序，从而提高MCU的性能。
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公开(公告)号：CN109993005A
公开(公告)日：2019-07-09
申请号：CN201910288507.4
申请日：2019-04-11
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
IPC: G06F21/75
Abstract: 本发明公开了一种对CPU总线的数据信号加解扰的方法及装置，方法包括：第一加扰模块接收第一随机信号，其中，第一随机信号包括第一随机数；获取预存的与所述第一随机数匹配的加扰算法以及第一总线数据，使用所述加扰算法对所述第一总线数据进行加扰处理，并将所述加扰处理后的数据以及所述第一随机数作为第一总线信息进行发送；第一解扰模块接收第一总线信息；根据与第一随机数匹配的解扰算法对加扰处理后的数据进行解扰处理。本发明提供的对CPU总线的数据信号加解扰的方法及装置，增加了功耗数据的随机性及抗破解难度，提高了芯片抵抗功耗旁路攻击的能力。
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公开(公告)号：CN106571924B
公开(公告)日：2019-07-05
申请号：CN201610922043.4
申请日：2016-10-21
Applicant: 北京智芯微电子科技有限公司 , 国家电网公司 , 国网信息通信产业集团有限公司 , 国网新疆电力公司检修公司 , 国网辽宁省电力有限公司
IPC: H04L9/32
Abstract: 本发明公开了一种物理不可克隆函数电路，包括：n个级联的数据延迟电路、n个时钟延迟电路和仲裁器；数据延迟电路的控制端用于接收随机控制信号；数据延迟电路的第一输出端和第二输出端分别与下级数据延迟电路的第一输入端和第二输入端相连；n个数据延迟电路的数据端依次分别与n个时钟延迟电路的输入端相连；时钟延迟电路的输出端与仲裁器相连，时钟延迟电路的时终端接收时钟信号；仲裁器用于根据n个时钟延迟电路输出的信号确定输出数据。该电路可以同时引入数据延迟偏差和时钟延迟偏差，增加了数学建模的难度，从而增加PUF电路的安全性。
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公开(公告)号：CN109033891A
公开(公告)日：2018-12-18
申请号：CN201810643417.8
申请日：2018-06-21
Applicant: 北京智芯微电子科技有限公司 , 国网新疆电力有限公司检修公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
IPC: G06F21/71
Abstract: 本发明公开了一种用于SPI接口芯片安全攻击测试的设备及其安全攻击测试方法。该设备包括测试芯片夹具和故障注入端口、SPI‑7816转换电路、第一7816通信端口、供电电源端口、舌头板电路。SPI‑7816转换电路，用于将SPI通信协议转换为7816通信协议进行通信。所述SPI‑7816转换电路被封装在金属外壳内部。供电电源端口与所述SPI‑7816转换电路电性连接，用于接供电电源从而给所述SPI‑7816转换电路供电。舌头板电路包括第二7816通信端口，所述第二7816通信端口与第一7816通信端口电性相连。所述舌头板电路能够与所述故障注入系统连通。在对SPI接口芯片进行安全攻击测试时，直接通过该设备就能够实现SPI接口芯片与故障注入系统之间的通信，无需重新搭建SPI‑7816转换电路，具有便利性并节约了测试时间成本。
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Patent Agency Ranking
公开(公告)号：CN108875416A
公开(公告)日：2018-11-23
申请号：CN201810652042.1
申请日：2018-06-22
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网辽宁省电力有限公司电力科学研究院
Abstract: 本发明公开了一种椭圆曲线多倍点运算方法和装置。该椭圆曲线多倍点运算方法包括有序的倍点和点加运算。在点加运算过程中，当扫描到标量K的当前位不为0时则执行真点加运算，当扫描到标量K的当前位为0时则执行等价点转换运算，将所述真点加运算的结果和所述等价点转换运算的结果存到相同的寄存器堆中，所述寄存器堆中包括多个寄存器。所述椭圆曲线多倍点运算方法和装置能够有效抵抗侧信道分析和安全错误攻击。
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公开(公告)号：CN119576220A
公开(公告)日：2025-03-07
申请号：CN202411518217.1
申请日：2024-10-29
Applicant: 北京智芯微电子科技有限公司 , 国网山西省电力公司信息通信分公司 , 国家电网有限公司
IPC: G06F3/06
Abstract: 本发明公开了一种处理器私有存储架构、访问方法和装置。该处理器私有存储架构包括：私有存储访问单元，用于在接收到目标私有存储指令时，对私有存储单元执行与目标私有存储指令对应的目标操作。该处理器架构具有仅处理器内核可以访问的私有存储单元，用于对私有存储单元进行访问的私有存储访问单元，私有存储单元和私有存储访问单元以及私有存储指令为处理器提供严格意义上的快速数据访问通路，提高处理器访存的性能和实时性。
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公开(公告)号：CN118631614B
公开(公告)日：2024-12-06
申请号：CN202411097834.9
申请日：2024-08-12
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及通信技术领域，公开了一种基于干扰子空间的上行抗干扰方法、装置及介质、控制器。该方法包括：利用本地导频信号对接收到的频域信号进行信道估计，得到频域信道估计矩阵；对频域信道估计矩阵进行时域变换，利用目标时域滤波系数对变换得到的时域信道估计矩阵进行时域滤波，根据滤波得到的时域信道响应确定干扰向量，并根据干扰向量确定干扰源数量，以及对干扰向量对应的干扰协方差矩阵进行奇异值分解；根据干扰源数量和奇异值分解结果得到干扰子空间的正交投影矩阵；利用正交投影矩阵消除频域信号中的干扰，并对消除干扰后的频域信号进行上行处理。该方法提升了上行传输的解调性能，并具有运算复杂度低的优点。
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公开(公告)号：CN118331493A
公开(公告)日：2024-07-12
申请号：CN202410433380.1
申请日：2024-04-11
Applicant: 北京智芯微电子科技有限公司 , 清华大学
Abstract: 本发明提供一种缓冲存储器数据同步方法、装置和电子设备，属于电子技术领域，数据同步方法包括：获取访问请求对应的目标数据在可见阵列的缓存单元状态变化以及在隐藏阵列中的缓存单元状态；基于访问请求的请求类型、目标数据在可见阵列的缓存单元状态变化和目标数据在隐藏阵列中的缓存单元状态，确定可见阵列和隐藏阵列之间的数据同步策略；其中，可见阵列表征所述访问请求当前使用的存储阵列；隐藏阵列表征所述访问请求当前未使用的另一个存储阵列。本发明用以解决第一存储阵列和第二存储阵列可以在不同的时间点使用相同的数据，完全隔绝两个缓存路径可能带来数据不一致的缺陷。此外，该发明也不会产生新的时间侧信道，保证了数据安全。
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公开(公告)号：CN117667216A
公开(公告)日：2024-03-08
申请号：CN202311634717.7
申请日：2023-11-30
Applicant: 北京智芯微电子科技有限公司 , 国网江苏省电力有限公司信息通信分公司 , 国家电网有限公司
IPC: G06F9/38
Abstract: 本发明公开了一种指令验证方法、装置、系统以及存储介质、芯片。指令验证方法包括：获取目标指令流；控制参考模型和待测试设备中的一个执行目标指令流，得到目标指令流中各指令的第一执行结果，并将第一执行结果存储至预设指令结果队列；控制参考模型和待测试设备中的另一个执行目标指令流，得到各指令的第二执行结果；根据各指令在待测试设备中的执行完成时间，将第二执行结果和预设指令结果队列中相应的第一执行结果进行比较。该指令验证方法，可解决指令乱序毕业的情况下，待测试设备和参考模型的指令执行结果不能正常比较的问题。
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