公开(公告)号：CN113614883A

公开(公告)日：2021-11-05

申请号：CN202080023863.4

申请日：2020-03-26

Applicant: 株式会社电装

Inventor： 浦上泰 ,  斋藤顺 ,  山下侑佑

IPC: H01L21/28 ,  H01L29/06 ,  H01L29/417 ,  H01L29/78 ,  H01L29/12 ,  H01L21/336

Abstract: 设单元部(1)中的在漂移层(12)与基体区域(13)的层叠方向上与保护膜(60)重叠的区域为第1单元部(1a)，设与第1单元部(1a)不同的区域为第2单元部(1b)，在第1单元部(1a)及第2单元部(1b)形成有栅极构造。并且，第1电极(20)中，设位于第1单元部(1a)的部位为第1部位(20a)，设位于第2单元部(1b)的部位为第2部位(20b)，设从半导体基板(10)的一面(100a)到第1电极(20)中的与一面(100a)相反侧的表面之间的长度为膜厚，第1部位(20a)具有膜厚比第2部位(20b)厚的部分。

公开(公告)号：CN112242451A

公开(公告)日：2021-01-19

申请号：CN202010678491.0

申请日：2020-07-15

Applicant: 株式会社电装

Inventor： 江口浩次 ,  熊泽辉显 ,  山下侑佑

IPC: H01L29/872 ,  H01L29/47

Abstract: 一种半导体器件，包括：肖特基二极管；半导体基板(10)，其包括第一表面(10a)和与第一表面相反的第二表面(10b)；肖特基电极(30)，其放置在第一表面上并且与半导体基板肖特基接触；放置在肖特基电极上的第一电极(50)；和第二电极(70)，其被放置在第二表面上并连接到半导体基板。肖特基电极由柱状晶体的金属材料制成。在所述肖特基电极的至少一部分区域中，所述肖特基电极上的碳含量小于6×1019cm‑3。

公开(公告)号：CN111149213A

公开(公告)日：2020-05-12

申请号：CN201880056697.0

申请日：2018-08-29

Applicant: 株式会社电装

Inventor： 梶爱子 ,  竹内有一 ,  箕谷周平 ,  铃木龙太 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/205 ,  H01L21/336 ,  H01L29/12

Abstract: 第1导电型的源极区域(8)构成为，其第2导电型的基区(6)侧和其与源极电极(15)欧姆接触的表面侧相比杂质浓度低。例如，将源极区域(8)由设为较低浓度的第1源极区域(8a)和设为比其高浓度的第2源极区域(8b)构成。由此，能够减小负载短路时的饱和电流值，能够使SiC半导体装置的短路耐量提高。

公开(公告)号：CN113826213B

公开(公告)日：2023-12-08

申请号：CN202080036895.8

申请日：2020-05-22

Applicant: 株式会社电装

Inventor： 登尾正人 ,  加藤武宽 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/04

Abstract: 通过用外延层构成源极区域(4)，减小基极区域(3)的厚度的不均，抑制阈值Vt的不均。此外，关于栅极沟槽(6)的侧面，在单元部(RC)的外侧，与单元部内的源极区域中的与基极区域相接的由外延层构成的部分相比，相对于衬底(1)的主表面的法线方向倾斜。由此，使得栅极绝缘膜单元部的外部也成为厚度较厚的厚膜部。(7)即使在单元部内成为厚度较薄的薄膜部，在

公开(公告)号：CN113498544B

公开(公告)日：2023-10-27

申请号：CN202080016354.9

申请日：2020-02-13

Applicant: 株式会社电装

Inventor： 竹内有一 ,  铃木克己 ,  山下侑佑 ,  加藤武宽

IPC: H01L21/28 ,  H01L29/78 ,  H01L29/12 ,  H01L21/336

Abstract: 将源极区域(8)做成具有由形成在基体区域(6)侧的外延生长层构成的第1源极区域(8a)、以及由与源极电极相接并且第1导电型杂质浓度比第1源极区域高的离子注入层构成的第2源极区域(8b)的结构。

公开(公告)号：CN113614883B

公开(公告)日：2023-08-04

申请号：CN202080023863.4

申请日：2020-03-26

Applicant: 株式会社电装

Inventor： 浦上泰 ,  斋藤顺 ,  山下侑佑

IPC: H01L21/28 ,  H01L29/06 ,  H01L29/417 ,  H01L29/78 ,  H01L29/12 ,  H01L21/336

Abstract: 设单元部(1)中的在漂移层(12)与基体区域(13)的层叠方向上与保护膜(60)重叠的区域为第1单元部(1a)，设与第1单元部(1a)不同的区域为第2单元部(1b)，在第1单元部(1a)及第2单元部(1b)形成有栅极构造。并且，第1电极(20)中，设位于第1单元部(1a)的部位为第1部位(20a)，设位于第2单元部(1b)的部位为第2部位(20b)，设从半导体基板(10)的一面(100a)到第1电极(20)中的与一面(100a)相反侧的表面之间的长度为膜厚，第1部位(20a)具有膜厚比第2部位(20b)厚的部分。

公开(公告)号：CN115088080A

公开(公告)日：2022-09-20

申请号：CN201980102660.1

申请日：2019-12-03

Applicant: 株式会社电装

Inventor： 斋藤顺 ,  片冈惠太 ,  山下侑佑 ,  渡边行彦 ,  朽木克博 ,  阴泳信

IPC: H01L29/78 ,  H01L29/06

Abstract: 一种半导体装置，外周区域具有p型的多个表面耐压区域和配置在比上述多个表面耐压区域靠下侧的p型的多个深部耐压区域。将内周侧表面耐压区域与外周侧表面耐压区域之间的间隔的宽度设为Ws(m)，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的表面间隔区域的n型杂质浓度设为Ns(m－3)，将位于上述表面耐压区域与上述深部耐压区域之间的深度范围内的漂移区域的n型杂质浓度设为Nv(m－3)，将上述内周侧表面耐压区域与特定深部耐压区域之间的间隔的宽度设为W v1(m)，将上述外周侧表面耐压区域与特定深部耐压区域之间的间隔的宽度设为Wv2(m)时，满足Nv(Wv1+Wv2)2＜Ns·Ws2的关系。

公开(公告)号：CN113826213A

公开(公告)日：2021-12-21

申请号：CN202080036895.8

申请日：2020-05-22

Applicant: 株式会社电装

Inventor： 登尾正人 ,  加藤武宽 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/04

Abstract: 通过用外延层构成源极区域(4)，减小基极区域(3)的厚度的不均，抑制阈值Vt的不均。此外，关于栅极沟槽(6)的侧面，在单元部(RC)的外侧，与单元部内的源极区域中的与基极区域相接的由外延层构成的部分相比，相对于衬底(1)的主表面的法线方向倾斜。由此，使得栅极绝缘膜(7)即使在单元部内成为厚度较薄的薄膜部，在单元部的外部也成为厚度较厚的厚膜部。

公开(公告)号：CN110914998B

公开(公告)日：2023-11-07

申请号：CN201880044763.2

申请日：2018-06-21

Applicant: 株式会社电装

Inventor： 竹内有一 ,  箕谷周平 ,  海老原康裕 ,  山下侑佑 ,  三角忠司

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。

公开(公告)号：CN111149213B

公开(公告)日：2023-08-11

申请号：CN201880056697.0

申请日：2018-08-29

Applicant: 株式会社电装

Inventor： 梶爱子 ,  竹内有一 ,  箕谷周平 ,  铃木龙太 ,  山下侑佑

IPC: H01L29/78 ,  H01L21/205 ,  H01L21/336 ,  H01L29/12

Abstract: 第1导电型的源极区域(8)构成为，其第2导电型的基区(6)侧和其与源极电极(15)欧姆接触的表面侧相比杂质浓度低。例如，将源极区域(8)由设为较低浓度的第1源极区域(8a)和设为比其高浓度的第2源极区域(8b)构成。由此，能够减小负载短路时的饱和电流值，能够使SiC半导体装置的短路耐量提高。