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公开(公告)号：CN1779663A
公开(公告)日：2006-05-31
申请号：CN200410091378.3
申请日：2004-11-24
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
CPC classification number: Y02D10/13
Abstract: 本发明公开了一种从虚拟地址向物理地址变换的方法及其装置，利用数据局部性，将需要变换成物理地址的虚拟地址同上次变换的虚拟地址相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器(TLB)的随机存储器(RAM)部分，而直接利用上次变换得到的物理页表地址，以减少对翻译后援缓冲器中随机存储器的访问次数；而且指令翻译后援缓冲器(ITLB)和数据翻译后援缓冲器(DTLB)共用一个单读端口随机存储器，这样可以达到降低翻译后援缓冲器部分的功耗和面积的效果，同时又不会降低处理器的性能。
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公开(公告)号：CN114629555B
公开(公告)日：2025-03-14
申请号：CN202210310677.X
申请日：2022-03-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种数据转发装置，其输入端与输出端均与传输光纤相连，所述装置包括：光纤分路器，将输入的光信号复制为多份光信号；光直通转发模块，接收光纤分路器的一条分路输出的光信号并将需要转发的光信号直接以光信号形式经过光纤选路器传输到输出端的传输光纤；光电转换模块，接收光纤分路器的一条分路输出的光信号并转换为电信号且以数据包形式进行缓存；控制模块，接收光纤分路器的一条分路输出的光信号，以根据光信号的目的地址判断光信号是否需要转发，并结合输出端传输光纤的工作状态针对需要转发和不需要转发的光信号分别输出相应的控制命令；光纤选路器，在控制模块输出的控制下选择光直通转发模块或光电转换模块与输出端传输光纤连通。
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公开(公告)号：CN117933073A
公开(公告)日：2024-04-26
申请号：CN202410057102.0
申请日：2024-01-15
Applicant: 中国科学院计算技术研究所
IPC: G06F30/27 , G06F9/50 , G06F18/214 , G06F18/243 , G06N5/01 , G06F111/06
Abstract: 本发明提供了一种用于探索CPU微架构的设计空间的方法和装置，该方法包括：获取所有设计点和负载；利用运行负载的模拟器对部分设计点进行模拟输出对应的性能指标，并构建训练集训练性能预测模型；利用经训练的性能预测模型预测剩余设计点的性能指标，并执行以下操作：计算设计点的超体积值并确定候选设计点，若有候选设计点，将该候选设计点输入模拟器；若没有候选设计点，利用预设选择算法选择一个设计点输入模拟器；判断训练集中设计点的数量与所有设计点的数量的比值是否超过预设阈值，若否，对输入的设计点进行模拟并输出性能指标，将其加入训练集对性能预测模型进行迭代训练；若是，根据帕累托等级算法计算并输出CPU微架构的帕累托最优解集。
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公开(公告)号：CN113407372B
公开(公告)日：2023-10-20
申请号：CN202110608493.7
申请日：2021-06-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种独立于操作系统的计算机系统内存检测方法及系统，通过JTAG设备将本发明的内存检测程序写入到计算机系统内存，即可使其运行在计算机系统启动初期，即在计算机系统固化代码段执行结束，初始化基本硬件后在bootloader运行之前；通过对内存的写0、写1以及写入经过处理的地址值并进行回读的三种方式对内存进行循环多次检测。本发明提供的内存检测方法可以应用于计算机操作系统无法工作或无操作系统的场景，并且能够快速准确的检测出内存设备本身是否存在地址线和数据线连接问题，以及可以检测出内存设备的地址线和数据线恒0、恒1以及短路的问题。
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公开(公告)号：CN113392604B
公开(公告)日：2023-08-01
申请号：CN202110622895.2
申请日：2021-06-04
Applicant: 中国科学院计算技术研究所
IPC: G06F30/32 , G06F12/084 , G06F12/0877 , G06F115/12
Abstract: 本发明提出一种基于先进封装技术的多CPU共封架构下高速缓存的动态扩容方法及系统，目的是解决扩大高速缓存带来的CPU芯片投片成本增加和封装困难的问题，提出了一种新的可动态扩展容量的CPU高速缓存结构设计。在该结构中，通过设计不同CPU间高速缓存的交互机制，并借助封装技术，使CPU自身片内的高速缓存可以访问同类CPU片内的高速缓存，从而达到可动态扩展CPU片内高速缓存容量的目的，实现多CPU间的高速缓存共享。
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Patent Agency Ranking
公开(公告)号：CN113095033B
公开(公告)日：2023-07-21
申请号：CN202110442343.3
申请日：2021-04-23
Applicant: 中国科学院计算技术研究所
IPC: G06F30/392 , G06F30/394 , G06F30/398
Abstract: 提供一种用于双时钟架构的超导RSFQ电路的布局方法，所述电路中除输入IO以及输出IO之外的逻辑单元总数为N，布局所述电路的芯片的宽高比为α，所述布局方法包括：基于逻辑深度对N个逻辑单元进行初始布局，包括：计算布局列的参考高度从逻辑深度为1开始依次布置逻辑单元，使得每个逻辑深度的单元按照垂直方向递增的顺序依次布置，且每一列的高度不大于H0，不同的逻辑深度从新的一列开始布置；将单元数小于H0的列依序进行合并，且合并后的列的高度不大于H0；以及移除空的列，并输出N个逻辑单元在芯片上的初始坐标以及可布局的列；基于模拟退火布局框架对初始布局进行扰动和优化。
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公开(公告)号：CN111950216B
公开(公告)日：2023-07-21
申请号：CN202010709748.4
申请日：2020-07-22
Applicant: 中国科学院计算技术研究所
IPC: G06F30/337 , G06F30/396 , G06F111/06
Abstract: 提供一种生成多扇出信号的方法、计算机可读存储介质和电子设备，其中N是扇出信号的数量，N个扇出信号的每一个与从信号源点到信号端点所经过的由SPL构成的分支路径相对应，所述由SPL构成的分支路径构成SPL树，该方法包括：根据N计算最少的SPL的数量Y；根据最少的SPL的数量Y选择不同的树结构；根据树结构确定多扇出信号的由SPL构成的分支路径；其中最少的SPL的数量Y根据以下公式计算：以及，所述SPL中，至多有一个SPL2，其余均为SPL3。
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公开(公告)号：CN114760241B
公开(公告)日：2023-06-02
申请号：CN202210461301.9
申请日：2022-04-28
Applicant: 中国科学院计算技术研究所
IPC: H04L45/16 , H04L45/74 , H04L47/6275 , H04L41/12
Abstract: 本发明提供了一种用于数据流架构的计算设备中的路由方法，计算设备包括多个处理单元和多个路由节点，每个处理单元直接连接一个路由节点并且被关联为该路由节点对应的本地处理单元，多个路由节点之间相互连接，方法包括：在每个路由节点，获取各方向发往本地处理单元的数据并为其中每个方向发来的数据分别维护相应的缓存队列，缓存队列为阻塞队列；在每个路由节点，确定各方向发往本地处理单元的数据对应的缓存队列中处于队列头部的数据包的供数优先级，以及根据供数优先级选择将多个队列中的一个队列的头部的数据包发送给本地处理单元，供数优先级与本地处理单元中需要该头部数据包中操作数的指令距离转为就绪状态还需到达的操作数个数相关。
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公开(公告)号：CN113313247B
公开(公告)日：2023-04-07
申请号：CN202110161624.1
申请日：2021-02-05
Applicant: 中国科学院计算技术研究所
IPC: G06N3/082
Abstract: 本发明提供了一种基于数据流架构的稀疏神经网络的运算方法，包括：依据数据流处理器的结构将稀疏神经网络的运算任务从低到高依次划分为子任务、任务和应用三个运算层级；确定所述运算层级中每个所述任务包含的所述子任务的个数、每个所述应用包含的所述任务的个数以及所述应用的个数，其中所述稀疏神经网络的输入图像数据和权重数据至少之一是稀疏矩阵；依据所述运算层级以及各个运算层级的个数，将所述稀疏神经网络的输入图像数据或权重数据划分为若干数据块；以及基于所述运算层级以及每个运算层级对应的数据块完成所述稀疏神经网络的运算任务。
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公开(公告)号：CN115358184A
公开(公告)日：2022-11-18
申请号：CN202211005508.1
申请日：2022-08-22
Applicant: 中国科学院计算技术研究所
IPC: G06F30/398 , G06F30/394 , G06F30/347 , G06F115/02
Abstract: 本发明提供一种基于增量编译的FPGA原型验证方法和系统，该方法包括：获取当前芯片设计并将其划分为多个分区；将当前芯片设计与前一次芯片设计进行比较，得到当前芯片设计中发生变化的分区和未发生变化的分区；对发生变化的分区进行综合，得到发生变化的分区的当前网表，将发生变化的分区的当前网表与未发生变化的分区的前一次网表进行合并，得到当前芯片设计的网表；将当前芯片设计的网表映射到FPGA芯片上，得到当前布局布线设计；以及，对当前布局布线设计进行检验，若不满足则修改芯片设计并重复上述过程，若满足则根据当前布局布线设计进行下板调试。本发明提高了FPGA原型验证的效率，并且提高了芯片的开发速度。
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