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公开(公告)号：CN110890120A
公开(公告)日：2020-03-17
申请号：CN201911001197.X
申请日：2019-10-21
Applicant: 中国科学院计算技术研究所
IPC: G11C13/00
Abstract: 本发明提出一种基于阻变存储器的通用区块链应用处理加速方法及系统，包括：判断当前程序是否为区块链加速处理程序，若是，则将当前程序发送至包括存储处理器和阻变存储器的HMC存储器端，其中存储处理器集成在HMC存储器端的逻辑控制层，阻变存储器集成在HMC存储器端的立体存储层，存储处理器通过控制立体存储层，以数据流运行的方式完成对当前程序的近存储计算，得到当前程序的执行结果，并将其回传至主处理器端，否则主处理端中的乱序核根据当前程序，以控制流运行的方式执行当前程序，得到执行结果。本发明具有较高的执行速度和显著的能效比提升，并结合数据流任务分配和执行模式，能够获得更高的执行效率和能效。
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公开(公告)号：CN110890120B
公开(公告)日：2021-08-31
申请号：CN201911001197.X
申请日：2019-10-21
Applicant: 中国科学院计算技术研究所
IPC: G11C13/00
Abstract: 本发明提出一种基于阻变存储器的通用区块链应用处理加速方法及系统，包括：判断当前程序是否为区块链加速处理程序，若是，则将当前程序发送至包括存储处理器和阻变存储器的HMC存储器端，其中存储处理器集成在HMC存储器端的逻辑控制层，阻变存储器集成在HMC存储器端的立体存储层，存储处理器通过控制立体存储层，以数据流运行的方式完成对当前程序的近存储计算，得到当前程序的执行结果，并将其回传至主处理器端，否则主处理端中的乱序核根据当前程序，以控制流运行的方式执行当前程序，得到执行结果。本发明具有较高的执行速度和显著的能效比提升，并结合数据流任务分配和执行模式，能够获得更高的执行效率和能效。
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公开(公告)号：CN115358184A
公开(公告)日：2022-11-18
申请号：CN202211005508.1
申请日：2022-08-22
Applicant: 中国科学院计算技术研究所
IPC: G06F30/398 , G06F30/394 , G06F30/347 , G06F115/02
Abstract: 本发明提供一种基于增量编译的FPGA原型验证方法和系统，该方法包括：获取当前芯片设计并将其划分为多个分区；将当前芯片设计与前一次芯片设计进行比较，得到当前芯片设计中发生变化的分区和未发生变化的分区；对发生变化的分区进行综合，得到发生变化的分区的当前网表，将发生变化的分区的当前网表与未发生变化的分区的前一次网表进行合并，得到当前芯片设计的网表；将当前芯片设计的网表映射到FPGA芯片上，得到当前布局布线设计；以及，对当前布局布线设计进行检验，若不满足则修改芯片设计并重复上述过程，若满足则根据当前布局布线设计进行下板调试。本发明提高了FPGA原型验证的效率，并且提高了芯片的开发速度。
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公开(公告)号：CN114610138A
公开(公告)日：2022-06-10
申请号：CN202210230341.2
申请日：2022-03-10
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3234 , G06F1/3206
Abstract: 提供一种带宽控制单元，其用于包括多个数据处理单元的处理器芯片，所述多个数据处理单元通过总线对存储器进行访问，所述存储器包括优先级管理单元，所述带宽控制单元包括：第一温度判断模块，其用于接收所述多个数据处理单元的温度值，以及将所述温度值分别与相应的数据处理单元的温度阈值进行比较，并输出第一比较结果；以及优先级处理模块，其用于接收所述第一比较结果，以及根据所述第一比较结果调整所述多个数据处理单元中的一个或者多个的访存优先级；其中，所述优先级处理模块将调整后的访存优先级输出至所述存储器的优先级管理单元，以控制所述多个数据处理单元访存所述存储器的带宽。
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公开(公告)号：CN114489809A
公开(公告)日：2022-05-13
申请号：CN202111673269.2
申请日：2021-12-31
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种高通量众核数据流处理器，包括：多个处理单元，相互通信连接形成该处理器的片上网络结构；每个该处理单元包括多个子处理单元，该子处理单元包括指令子存储器和数据子存储器，多个该子处理单元以阵列结构排列，且相互通信连接形成该处理单元的多跳网络结构；配置单元，与每个该子处理单元通信连接。以及该高通量众核数据流处理器的任务执行方法。该发明相对于以往技术具有较好的可扩展性，控制逻辑简单，适用于大规模众核结构。同时支持SIMD‑MIMD‑Systolic模式可配、规模可配、区域可配等优势，灵活性更强，适用于更为通用的应用领域处理。
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Patent Agency Ranking
公开(公告)号：CN114610138B
公开(公告)日：2023-08-08
申请号：CN202210230341.2
申请日：2022-03-10
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3234 , G06F1/3206
Abstract: 提供一种带宽控制单元，其用于包括多个数据处理单元的处理器芯片，所述多个数据处理单元通过总线对存储器进行访问，所述存储器包括优先级管理单元，所述带宽控制单元包括：第一温度判断模块，其用于接收所述多个数据处理单元的温度值，以及将所述温度值分别与相应的数据处理单元的温度阈值进行比较，并输出第一比较结果；以及优先级处理模块，其用于接收所述第一比较结果，以及根据所述第一比较结果调整所述多个数据处理单元中的一个或者多个的访存优先级；其中，所述优先级处理模块将调整后的访存优先级输出至所述存储器的优先级管理单元，以控制所述多个数据处理单元访存所述存储器的带宽。
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公开(公告)号：CN115098320A
公开(公告)日：2022-09-23
申请号：CN202210694431.7
申请日：2022-06-20
Applicant: 中国科学院计算技术研究所
IPC: G06F11/26
Abstract: 本发明提供一种基于FPGA验证SOC芯片DDR控制器的系统，包括：待验证的SOC芯片DDR控制器、DFI‑AXI桥、FPGA DDR控制器、FPGA DDR PHY和DDR颗粒。DFI‑AXI桥通过DFI接口与SOC芯片DDR控制器连接并且通过AXI接口与FPGA DDR控制器连接，DFI‑AXI桥用于执行DFI与AXI间的协议转换，从而在SOC芯片DDR控制器与FPGA DDR控制器之间进行交互；FPGA DDR控制器与FPGA DDR PHY通过FPGA内部总线连接，并且FPGA DDR PHY与DDR颗粒连接。本发明实现了在FPGA硬件原型验证平台上对SOC芯片DDR控制器的验证，提升了芯片流片的成功率。
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公开(公告)号：CN114637388A
公开(公告)日：2022-06-17
申请号：CN202210270118.0
申请日：2022-03-18
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3287 , G06F1/3237 , G06F9/38
Abstract: 本申请提供了面向数据流处理器的功耗控制方法及装置，其根据待执行程序的数据流图，将各个指令映射至数据流处理器中的多个处理单元；根据映射至每个处理单元的各个指令的类型，确定执行各指令所需的运算部件；以及通过时钟门控技术激活所需的运算部件。该申请的方案基于数据流处理器执行模式的特点并借助于时钟门控技术，实现了更细粒度的功耗控制，提升了整体执行效能比。
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公开(公告)号：CN111008133B
公开(公告)日：2021-04-27
申请号：CN201911205445.2
申请日：2019-11-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种粗粒度数据流架构执行阵列的调试装置，包括：执行阵列，包括多个执行单元，该执行单元根据程序的数据流图获取程序块，并根据调试命令对程序块进行断点调试以获取断点数据；该程序块为该程序以粗粒度进行划分的程序分块；处理器，用于生成该调试命令，并接收该断点数据；集中调试器，分别与该处理器和该执行阵列通讯连接，用于将该调试命令转发给对应的执行单元，以及将该断点数据转发给该处理器。
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公开(公告)号：CN114860169A
公开(公告)日：2022-08-05
申请号：CN202210510935.9
申请日：2022-05-11
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种片上SRAM阵列存储装置，所述装置包括多个并列的bank块，每个bank块包括数量相同的连续的多个SRAM单元，每个SRAM单元包括连续的多行存储空间，不同bank块中的同一位置的SRAM单元组成一个SRAM单元行,其中，各个bank块中的各个SRAM单元按照如下方式进行编址：以第一个SRAM单元行中的第一个SRAM单元为起点进行顺序编址，以使相邻地址分散在不同bank块中；相邻SRAM单元行中，后一个SRAM单元行的第一个SRAM单元在前一个SRAM单元行的最后一个SRAM单元的地址的基础上顺序编址。
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