-
公开(公告)号：CN108051405B
公开(公告)日：2020-06-19
申请号：CN201711189276.9
申请日：2017-11-24
Applicant: 中国科学院上海微系统与信息技术研究所 , 中国科学院大学
IPC: G01N21/41
Abstract: 本发明提供一种光学胶折射率测量器件、测量系统及测量方法，所述光学胶折射率测量器件包括：衬底；微纳光纤，位于贴置于所述衬底的上表面，且所述微纳光纤的两端延伸至所述衬底的外侧；光学胶，位于所述衬底的上表面，且固化包覆于所述微纳光纤的外围。本发明可用于低温条件下对光学胶折射率进行测量，低温条件的温度可以达到约2K（开尔文）；本发明对待测量的光学胶的形状没有要求，使用更加灵活方便；本发明的器件、系统结构简单，便于操作，测量结构稳定性及准确性较高。
-
公开(公告)号：CN110739010A
公开(公告)日：2020-01-31
申请号：CN201911001686.5
申请日：2019-10-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种低温存储单元及存储器件，低温存储单元包括：自旋矩转移器件，自旋矩转移器件将写电流转化为自旋极化电流，并在自旋极化电流的作用下改变磁极化方向，以实现0和1的写入存储；纳米超导量子干涉器件，纳米超导量子干涉器件的接地端与自旋矩转移器件的接地端共地连接；纳米超导量子干涉器件在自旋矩转移器件磁极化方向改变的作用下发生磁通变化，从而在读电流信号偏置下实现超导态和非超导态的互相转变，实现0和1的读出。本发明的低温存储单元可以大幅降低自旋矩转移器件的电阻，从而降低低温存储单元的存储写入的功耗，读出信号与RSFQ电路信号可以达到完全兼容。
-
公开(公告)号：CN107871812B
公开(公告)日：2019-11-26
申请号：CN201711008605.5
申请日：2017-10-25
Applicant: 中国科学院上海微系统与信息技术研究所 , 中国科学院大学
Abstract: 本发明提供一种基于3D纳米桥结的超导量子干涉滤波器及其制备方法，包括：于基片上形成第一超导材料层并图形化，形成第一电极；覆盖绝缘材料层；于绝缘材料层的表面形成第二超导材料层并图形化，形成第二电极；去除第一电极上方的绝缘材料层，于第一、第二电极之间形成绝缘夹层，剥离光刻胶；于第一电极、绝缘夹层及第二电极的上表面形成纳米线，以得到多个3D纳米桥结，两个3D纳米桥结并联形成超导量子干涉器件，多个超导量子干涉器件串联、并联或串并联形成基于3D纳米桥结的超导量子干涉滤波器。本发明将3D纳米桥结应用于SQIFs阵列，通过改变3D纳米桥结的串、并联的不同方式，来达到减小SQIFs阵列的面积，增大SQIF的集成度的目的。
-
公开(公告)号：CN110032792A
公开(公告)日：2019-07-19
申请号：CN201910278235.X
申请日：2019-04-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种超导数字电路设计方法，包括：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。通过本发明解决了现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。
-
公开(公告)号：CN108364951B
公开(公告)日：2019-06-18
申请号：CN201810062542.X
申请日：2018-01-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/115 , H01L39/22 , H01L39/24
Abstract: 本发明提供一种约瑟夫森结结构、存储单元、存储单元阵列及制备方法，约瑟夫森结结构的制备包括：提供半导体衬底，依次形成底层NbN材料层、中间铁磁材料层及顶层NbN材料层；刻蚀以得到由底层NbN层、中间铁磁层及顶层NbN层构成的约瑟夫森结；形成绝缘层以及配线层，且配线层至少与顶层NbN层电连接。通过上述方案，本发明的约瑟夫森结结构，基于单晶NbN材料，可以提高约瑟夫森结的响应频率，提高了基于该约瑟夫森结的存储器的速度，保证了与其匹配的SQF数字电路的速度优势得以发挥；通过合适的溅射气压、靶基距、混合气体比、溅射电流等，解决了单晶难以制备的问题；通过约瑟夫森结结构的设计以及中间铁磁层工艺的优化，解决了薄膜厚度难以控制的技术问题。
-
Patent Agency Ranking
公开(公告)号：CN106816525B
公开(公告)日：2019-03-12
申请号：CN201710031318.X
申请日：2017-01-17
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种氮化铌SQUID器件、制备方法及参数后处理方法，包括：首先在衬底上沉积氮化铌‑绝缘层‑氮化铌三层薄膜结构，然后制备SQUID器件超导环和底电极结构；接着制备多个并联的约瑟夫森结；再在器件表面沉积绝缘薄膜，并在每个约瑟夫森结表面和底电极表面开孔，以使得后续步骤中引出顶电极；再沉积金属薄膜，制备金属旁路电阻；最后沉积氮化铌薄膜，制备梳状顶电极。通过本发明的制备方法和参数后处理方法，若测试发现NbN SQUID器件的临界电流和旁路电阻数值与设计值有较大偏差时，可以对器件进行后期处理以使得临界电流和旁路电阻数值接近设计数值，从而提高器件一致性。
-
公开(公告)号：CN106549099B
公开(公告)日：2019-02-01
申请号：CN201510593955.7
申请日：2015-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于深硅刻蚀工艺的超导纳米线单光子探测器及制备方法，包括：SOI基片，由下至上依次包括背衬底、埋氧层及顶层硅；第一抗反射层，位于顶层硅的表面；第二抗反射层，位于背衬底的表面；深槽，贯穿第二抗反射层、背衬底及埋氧层；光学腔体结构，位于第一抗反射层的表面；超导纳米线，位于第一抗反射层与光学腔体结构之间；反射镜，位于光学腔体结构的表面。通过在衬底上刻蚀深槽，拉近了耦合光纤与器件的距离，避免了传统背面耦合结构超导纳米线单光子探测器件中长聚焦透镜的使用，便于光纤MU头与器件的对准耦合；避免光学腔体结构中远距离聚焦的问题及衬底Fabry‑Perot腔对吸收效率的影响，对目标波长具有较高的吸收效率，提高了器件探测效率。
-
公开(公告)号：CN108735850A
公开(公告)日：2018-11-02
申请号：CN201710257378.3
申请日：2017-04-19
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L31/09 , B82Y30/00 , B82Y40/00 , G01J11/00 , H01L29/0603 , H01L29/0684
Abstract: 本发明提供一种具有辅助环的超导纳米线单光子探测器件及其制作方法，所述具有辅助环的超导纳米线单光子探测器件包括：超导纳米线单光子探测器件，具有器件有效区域；辅助环，位于所述超导纳米线单光子探测器件的表面，且位于所述器件有效区域外围；所述辅助环在显微镜物镜观测下具有与所述超导纳米线单光子探测器件不同的亮度。本发明通过在超导纳米线单光子探测器件表面设置辅助环，在光耦合时，物镜观测光穿过衬底后辅助环与超导纳米线单光子探测器件其余部分的亮度对比度明显，辅助环可以清晰分辨，器件上方的光纤所出的光在器件上产生的光斑可以很容易地对准到辅助环中心，从而也就是对准到了器件有效区域中心。
-
公开(公告)号：CN108539004A
公开(公告)日：2018-09-14
申请号：CN201810375704.5
申请日：2018-04-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种亚微米约瑟夫森隧道结及其制备方法，包括如下步骤：1）提供一衬底，并于衬底的上表面形成底层超导薄膜层、绝缘薄膜层及顶层超导薄膜层；2）刻蚀去除部分顶层超导薄膜层、部分绝缘薄膜层及部分底层超导薄膜层；3）于步骤2）所得到结构的表面形成一第一绝缘层；4）于步骤3）所得到结构的表面形成第二绝缘层；5）于步骤4）所述得到结构的表面形成附加超导薄膜层，并刻蚀附加超导薄膜层以形成第二亚微米线条，第二亚微米线条至少与第一亚微米线条呈十字交叉连接。本发明可以有效解决现有技术中存在的电极窗口问题；双层绝缘层不仅改善了边缘效应、降低了台阶过渡处漏电流的产生，还有利于提高约瑟夫森结的质量及可靠性。
-
公开(公告)号：CN108011033A
公开(公告)日：2018-05-08
申请号：CN201711401031.8
申请日：2017-12-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L39/24 , H01L27/18 , H01L39/04 , G01R33/035
Abstract: 本发明提供一种SQUID平面梯度计芯片的封装结构及封装方法，所述封装方法包括：提供一SQUID平面梯度计芯片；于所述SQUID平面梯度计芯片的下方设置至少一层缓冲层；于所述缓冲层的下方设置一基板，并于所述基板上制作与所述SQUID平面梯度计芯片的电极电性连接的引出电极；以及于所述基板上设置一封装盖板，其中，所述SQUID平面梯度计芯片及所述缓冲层均封装于所述封装盖板内。通过本发明提供的SQUID平面梯度计芯片的封装结构及封装方法，解决了现有SQUID平面梯度计芯片封装结构的不平衡度指标较差的问题。
-
-
-
-
-
-
-
-
-
Search Results
235
records
(took 0.071 seconds)
