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公开(公告)号：CN103971739B
公开(公告)日：2019-07-16
申请号：CN201410045093.X
申请日：2014-02-07
Applicant: 三星电子株式会社
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/22
Abstract: 一种存储系统及其编程方法。存储系统包括：非易失性存储设备；以及存储控制器，被配置为控制所述非易失性存储设备，使得通过第一编程模式和第二编程模式中的一个对与所述非易失性存储设备的所选择的行相连接的存储单元进行编程。在所述第一编程模式，将数目与最大页数目相对应的多个逻辑页存储在所述存储单元；以及在所述第二编程模式，使用与在所述第一编程模式中使用的不同的偏置条件将数目小于所述最大页数目的一个或多个逻辑页存储在所述存储单元。
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公开(公告)号：CN103996415B
公开(公告)日：2019-05-28
申请号：CN201410025173.9
申请日：2014-01-20
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件,包括：单元阵列，包括沿垂直方向在衬底上延伸的多个单元串；页缓冲器，连接到多个位线并且被配置成在感测操作中存储单元阵列的感测数据；电压生成器，被配置成向多个字线和所述多条位线提供电压；以及输入/输出缓冲器，被配置成临时存储在来自页缓冲器的数据转储中接收到的感测数据并且向外部设备输出临时存储的数据。所述非易失性存储器件还包括控制逻辑，被配置成在感测转储到输入/输出缓冲器的数据之后并且在完成从感测操作的偏置电压恢复单元阵列之前将非易失性存储器件的状态设置为就绪状态。
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公开(公告)号：CN107689236A
公开(公告)日：2018-02-13
申请号：CN201710637135.2
申请日：2017-07-28
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括存储单元阵列、电压产生器、页缓冲器电路、行解码器和控制电路。存储单元阵列包括对应于不同位线的多个垫。电压产生器产生施加到存储单元阵列的字线电压。页缓冲器电路通过位线耦接到存储单元阵列。行解码器通过字线耦接到存储单元阵列，并且行解码器将字线电压传送到存储单元阵列。控制电路基于命令和地址来控制电压产生器、行解码器和页缓冲器电路。控制电路根据多个垫中同时操作的垫的数量，选择不同电压之中的电压以施加到字线中的至少一个或位线中的至少一个。
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公开(公告)号：CN107093453A
公开(公告)日：2017-08-25
申请号：CN201710058923.6
申请日：2011-12-30
Applicant: 三星电子株式会社
Abstract: 公开了一种非易失性存储器件的编程方法，该非易失性存储器件包括耦合到字线的多个多电平单元，该方法包括：执行对所述多个多电平单元中的多比特数据的最低有效位LSB进行编程的LSB编程操作；以及执行对所述多个多电平单元中的多比特数据的最高有效位MSB进行编程的MSB编程操作，MSB编程操作包括MSB预编程操作和MSB主编程操作，MSB预编程操作对所述多个多电平单元当中的、待被编程到多个目标编程状态当中的最高目标编程状态的第一多电平单元进行MSB预编程，MSB主编程操作将所述多个多电平单元编程到与多比特数据相对应的所述多个目标编程状态。
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Patent Agency Ranking
公开(公告)号：CN107025934A
公开(公告)日：2017-08-08
申请号：CN201610997565.0
申请日：2016-11-11
Applicant: 三星电子株式会社
CPC classification number: G11C16/08 , G11C16/0483 , G11C16/04 , G11C16/102 , G11C16/26
Abstract: 一种非易失性存储装置包括：具有第一平面和第二平面的存储单元阵列和通过第一串选择线连接至第一平面并且通过第二串选择线连接至第二平面的地址译码器。地址译码器将串选择信号和串未选择信号提供给第一串选择线和第二串选择线。第一译码器基于对应于第一平面和第二平面的不同串选择线地址而将串选择信号和串未选择信号提供给每个平面中的第一串选择线和第二串选择线。
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公开(公告)号：CN103578554A
公开(公告)日：2014-02-12
申请号：CN201310344095.4
申请日：2013-08-08
Applicant: 三星电子株式会社
Inventor： 郭东勋
Abstract: 本发明提供了非易失性存储器装置及控制挂起其命令执行的方法。非易失性存储器装置包括存储器单元阵列、行解码器、页面缓冲器和控制逻辑。存储器单元阵列包括与位线和字线连接的存储器单元，存储器单元阵列被构造为存储数据。行解码器被构造为选择性地激活存储器单元阵列的串选择线、接地选择线和字线。页面缓冲器被构造为暂时地存储外部数据并且在编程操作期间根据存储的数据将预定的电压施加到位线上，并且被构造为在读取操作或验证操作期间使用位线来感测出存储在所选存储器单元中的数据。控制逻辑被构造为控制行解码器和页面缓冲器。在执行命令期间，当接收到对各命令的执行的挂起请求时，芯片信息被备份到与控制逻辑分离的存储空间。
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公开(公告)号：CN103383861A
公开(公告)日：2013-11-06
申请号：CN201310168094.9
申请日：2013-05-06
Applicant: 三星电子株式会社
CPC classification number: G06F3/0605 , G06F3/061 , G06F3/064 , G06F3/0656 , G06F3/0679 , G06F12/0246 , G06F12/0292 , G06F12/0638 , G06F2212/1016 , G06F2212/1041 , G06F2212/205 , G11C7/10 , G11C11/5628 , G11C16/06 , G11C16/10 , G11C16/3454
Abstract: 一种用于存储系统的编程方法，所述存储系统包括三维非易失性存储器和随机存取存储器，所述三维非易失性存储器具有多级存储单元。该方法在三维非易失性存储器中的一行存储单元的编程期间使用随机存取存储器来不同地存储多比特数据的所选比特。
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公开(公告)号：CN103366809A
公开(公告)日：2013-10-23
申请号：CN201310114199.6
申请日：2013-04-03
Applicant: 三星电子株式会社
Inventor： 郭东勋
CPC classification number: G06F12/0246 , G06F11/076 , G11C16/0483 , G11C16/3454 , G11C16/349 , G11C16/3495 , H01L27/11578
Abstract: 本发明公开了一种非易失性存储装置、存储系统以及对非易失性存储装置编程的方法，所述非易失性存储装置包括在垂直于衬底的方向上形成的单元串并通过串选择线单元来选择存储单元。所述编程方法包括：检测被选择存储块的损耗平均信息；根据所述损耗平均信息来确定对所述被选择存储块的串选择线的选择顺序；以及根据确定的选择顺序将数据写入所述被选择存储块。
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公开(公告)号：CN111243643B
公开(公告)日：2024-03-15
申请号：CN202010095151.5
申请日：2013-08-08
Applicant: 三星电子株式会社
Inventor： 郭东勋
Abstract: 本发明提供了非易失性存储器装置及控制挂起其命令执行的方法。非易失性存储器装置包括存储器单元阵列、行解码器、页面缓冲器和控制逻辑。存储器单元阵列包括与位线和字线连接的存储器单元，存储器单元阵列被构造为存储数据。行解码器被构造为选择性地激活存储器单元阵列的串选择线、接地选择线和字线。页面缓冲器被构造为暂时地存储外部数据并且在编程操作期间根据存储的数据将预定的电压施加到位线上，并且被构造为在读取操作或验证操作期间使用位线来感测出存储在所选存储器单元中的数据。控制逻辑被构造为控制行解码器和页面缓冲器。在执行命令期间，当接收到对各命令的执行的挂起请求时，芯片信息被备份到与控制逻辑分离的存储空间。
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