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公开(公告)号：CN102460403B
公开(公告)日：2016-01-27
申请号：CN201080025392.7
申请日：2010-05-17
Applicant: 飞思卡尔半导体公司
IPC: G06F12/10
CPC classification number: G06F12/1036 , G06F12/0284 , G06F12/109
Abstract: 非侵入技术已经被开发成动态地和选择性地改变由处理器(12)所执行的或用于处理器(12)的地址转换。例如，在一些实施例中，存储器管理单元(16)被配置为从相应的有效的(或虚拟的)地址空间中的有效地址映射到存储器中的物理地址，其中，由存储器管理单元所执行的映射基于地址转换表(9)的地址转换条目。对于少于所有进程的子集，条目选择逻辑(81)从地址转换条目中的相应的地址转换条目中所编码的多个替代性映射当中进行选择。对于被映射用于该子集的特定进程的至少一些有效地址，特定地址转换条目的选择基于外部来源的值。在一些实施例中，仅被映射用于特定进程的有效地址中的子集经过地址转换条目选择的动态运行时间改变。
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公开(公告)号：CN102124443B
公开(公告)日：2014-05-07
申请号：CN200980131904.5
申请日：2009-05-28
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶
CPC classification number: G06F9/355 , G06F9/30036 , G06F9/30145 , G06F9/30167 , G06F9/34 , G06F9/3552
Abstract: 由N比特处理器(14)执行具有更新的第一存储器访问指令包括：访问多个寄存器(34)中的至少一个源寄存器，其中，所述访问包括访问第一寄存器，其中，多个寄存器中的每个寄存器包括N比特的主部分和M比特的扩展部分，其中，第一寄存器的主部分包括第一地址操作数。执行第一指令还包括：使用第一地址操作数形成存储器访问地址；使用存储器访问地址作为用于进行存储器访问的地址；产生更新地址操作数；以及将更新地址操作数写入第一寄存器的主部分。产生包括：访问至少一个源寄存器中的源寄存器的扩展部分以获得修改信息，并且在产生更新地址操作数时使用修改信息。
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公开(公告)号：CN101946237B
公开(公告)日：2012-12-12
申请号：CN200980105625.1
申请日：2009-01-16
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/0855 , Y02D10/13
Abstract: 本发明提供了一种技术，该技术用于操作存储器电路(18、300、400、908、1208)，以针对存储器电路的至少一些操作点改进存储器电路(1002、1004、1006)的性能和/或功耗(1052、1054、1056)，并且包括：至少部分基于存储器的操作点调节(1100)多个可操作流水线级(401、403)。在本发明的至少一个实施例中，用于操作存储器电路的方法包括：至少部分基于存储器电路产生的反馈信号(feedback、flush_ok、flush_ok1、flush_ok2、flush_ok3、flush_ok4、cycle_flush_through_ok)选择操作存储器电路的模式(flush_mode、flush1、flush2、mem_flush_control_bits)。该技术包括基于存储器电路的选择的操作模式使用多个流水线级操作(图5、图8)存储器电路。在本发明的至少一个实施例中，该技术包括感测(608、708)与各个流水线级(401)相关的时序容限(容限)并且基于此产生反馈信号。
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公开(公告)号：CN102750227A
公开(公告)日：2012-10-24
申请号：CN201210116609.6
申请日：2012-04-19
Applicant: 飞思卡尔半导体公司
Inventor： 威廉·C·莫耶
IPC: G06F12/08
CPC classification number: G06F12/0848 , G06F11/1629 , G06F11/1658 , G06F12/0815 , G06F12/126 , G06F2201/845 , G06F2212/1016
Abstract: 公开了一种具有动态锁步支持的高速缓存存储器。可以以将高速缓存的第一部分(例如，81)专用于锁步模式执行，而提供第二(或剩余)部分(例如，82)用于非锁步执行模式的方式来划分高速缓存存储装置。例如，在使用被组织为集相关联高速缓存的高速缓存存储的实施例中，可以通过保留高速缓存中通道的子集以当在锁步模式中操作时使用来实现划分。剩余通道的一些或全部可用于当在非锁步执行模式中操作时使用。在一些实施例中，可以以相似的方式保留高速缓存集的子集而不是高速缓存通道，但为了具体说明，随后的说明书的大部分强调通道分区的实施例。
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公开(公告)号：CN102365624A
公开(公告)日：2012-02-29
申请号：CN201080015511.0
申请日：2010-03-23
Applicant: 飞思卡尔半导体公司
IPC: G06F9/46 , G06F9/06 , G06F15/163
CPC classification number: G06F11/1679 , G06F11/1629 , G06F11/1695 , G06F11/3632
Abstract: 一种系统包括第一处理器(12)、第二处理器(14)、被耦合到第一处理器的第一时钟(54)、以及被耦合到第一处理器和第二处理器的第三时钟(56)。第一处理器包括被耦合以接收第三时钟的调试电路(58)、被耦合以接收第一时钟的同步电路(48、43)，其中，同步电路接收用于进入调试模式的第一请求，并提供第一同步调试进入请求信号(51或25)，并且其中，所述第一同步调试进入请求信号相对于第一时钟是同步的；以及输入端，其用于从第二处理器接收第二同步调试进入请求信号(27)，其中，第一处理器等待进入调试模式，直至第一同步调试进入请求信号和第二同步调试进入请求信号两者被断言。
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Patent Agency Ranking
公开(公告)号：CN102216904A
公开(公告)日：2011-10-12
申请号：CN200980146148.3
申请日：2009-10-29
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F11/0793 , G06F11/073 , G06F12/0802
Abstract: 数据处理系统(10)和操作方法，数据处理系统具有连接至高速缓存(26)的处理器(30)。高速缓存控制电路(38)连接至高速缓存并且执行错误检测。用户可编程错误动作控制寄存器(48)存储用于当检测到高速缓存错误时选择将被采用的一种类型的错误动作的控制值。控制值的第一值允许处理对处理器透明的高速缓存错误，并且第二值允许通过采用对处理器可见的异常来处理高速缓存错误。响应于控制值的其他值，可以采用对检测到的错误的多种代替动作，包括错误校正或高速缓存行无效。
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公开(公告)号：CN102197368A
公开(公告)日：2011-09-21
申请号：CN200980143207.1
申请日：2009-09-30
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/1416
Abstract: 一种数据处理系统，具有处理器(12)和目标装置(40)，其处理装饰指令(即具有装饰值的指令)。数据处理系统的装置例如处理器(12)通过系统互连(14)向目标装置(40)发送事务。所述事务包括指令操作的指示、与指令操作相关联的地址、装饰值(601)(即发送到目标装置用于执行除了所执行指令的主要功能之外的功能的命令)以及与地址相关联的访问许可。目标装置(40)(例如，具有除了存储功能之外的功能的存储器)基于接收到的访问许可来确定由装饰值指定的装饰操作是否是许可的。如果存在合适的许可，则目标装置(40)执行装饰操作。
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公开(公告)号：CN102124442A
公开(公告)日：2011-07-13
申请号：CN200980132364.2
申请日：2009-06-09
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F9/3005 , G06F9/3009 , G06F11/3648
Abstract: 提供了用于在包括处理器(12)的数据处理系统(10)中使用的方法，处理器(12)被配置成执行与第一线程相对应的第一指令集合和与第二线程相对应的第二指令集合。所述方法包括：响应于在执行第一指令集合的同时通过第一线程执行调试相关指令，生成用于通过第二线程处理的调试事件，其中，处理调试事件包括引起与处理器相关的停止操作。
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公开(公告)号：CN101946237A
公开(公告)日：2011-01-12
申请号：CN200980105625.1
申请日：2009-01-16
Applicant: 飞思卡尔半导体公司
CPC classification number: G06F12/0855 , Y02D10/13
Abstract: 本发明提供了一种技术，该技术用于操作存储器电路(18、300、400、908、1208)，以针对存储器电路的至少一些操作点改进存储器电路(1002、1004、1006)的性能和/或功耗(1052、1054、1056)，并且包括：至少部分基于存储器的操作点调节(1100)多个可操作流水线级(401、403)。在本发明的至少一个实施例中，用于操作存储器电路的方法包括：至少部分基于存储器电路产生的反馈信号(feedback、flush_ok、flush_ok1、flush_ok2、flush_ok3、flush_ok4、cycle_flush_through_ok)选择操作存储器电路的模式(flush_mode、flush1、flush2、mem_flush_control_bits)。该技术包括基于存储器电路的选择的操作模式使用多个流水线级操作(图5、图8)存储器电路。在本发明的至少一个实施例中，该技术包括感测(608、708)与各个流水线级(401)相关的时序容限(容限)并且基于此产生反馈信号。
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公开(公告)号：CN101946236A
公开(公告)日：2011-01-12
申请号：CN200980105425.6
申请日：2009-01-23
Applicant: 飞思卡尔半导体公司
Inventor： 阿利斯泰尔·P·罗伯逊 , 威廉·C·莫耶 , 雷·C·马歇尔
IPC: G06F11/22 , G06F11/26 , G06F11/273
CPC classification number: G06F11/3648 , G06F11/2236
Abstract: 一种方法，包括具有多个调试资源(42)的集成电路(12)。调试资源专用于调试操作。调试操作包括由集成电路执行的调试软件指示的操作和由集成电路外的外部调试硬件(14)指示的操作。该方法进一步包括使能调试资源的第一部分的可用性，用于由调试软件使用，其中，确保调试资源的第二部分专用于外部调试硬件。第一部分与第二部分互斥。该方法包括执行由使用调试资源的第一部分的至少一个调试资源的调试软件指示的操作，以及执行由使用调试资源的第二部分的至少一个调试资源的外部调试硬件指示的操作。
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