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公开(公告)号：CN119148555A
公开(公告)日：2024-12-17
申请号：CN202310705440.6
申请日：2023-06-14
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供一种智能控制系统，其包括：机械操控部件，用于在被驱动时产生机械能；驱动模块，用于与外界的电源端电连接，驱动目标件移动至目标位置；转换模块，与机械操控部件连接，用于采集机械操控部件所产生的运动数据，并对运动数据进行编码，以得到运动信息，将机械操控部件所产生的机械能转化为电能，以为控制模块供电；控制模块，分别与驱动模块和转换模块连接，用于接收运动信息，根据运动信息产生驱动信号，以控制驱动模块驱动目标件移动。本发明能够降低智能控制系统的能耗。
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公开(公告)号：CN118829345A
公开(公告)日：2024-10-22
申请号：CN202310419986.5
申请日：2023-04-19
Applicant: 浙江驰拓科技有限公司
IPC: H10N50/01 , H10N50/10 , H10N50/80 , H10B61/00 , H01L21/033
Abstract: 本申请涉及磁存储器领域，公开了一种磁存储器及其制作方法，包括：获得磁存储器的预制结构体；预制结构体包括底部电路结构、底部电极、存储单元材料层、掩膜结构体，掩膜结构体包括硬掩膜，且硬掩膜之间不连通；氧化掩膜结构体，在掩膜结构体的侧壁形成氧化层，得到处理后掩膜结构体；以处理后掩膜结构体作为掩膜，刻蚀存储单元材料层，形成存储单元；底部电极位于存储单元在水平面的投影范围内；在存储单元的上表面制作顶部电路结构，得到磁存储器。本申请在掩膜结构体的侧壁形成氧化层，可以抑制掩膜结构体在刻蚀时发生反溅，且底部电极在存储单元的水平投影范围内，底部电极不会发生反溅，因此可以极大地降低发生反溅的情况，提升良率。
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公开(公告)号：CN118284309A
公开(公告)日：2024-07-02
申请号：CN202211711816.6
申请日：2022-12-29
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种磁性隧道结测试结构、制备方法及磁性隧道结的测试方法。该磁性隧道结测试结构包括：磁性隧道结单元，具有相对的第一表面和第二表面；多个导电插塞，设置于第一表面和第二表面上，多个导电插塞包括至少一个第一导电插塞和至少一个第二导电插塞，第一导电插塞与第一表面连接，第二导电插塞与第二表面连接；多条导电线，每条导电线具有相对的第一端和第二端，第一端与导电插塞一一对应地连接，以使导电线通过导电插塞与磁性隧道结单元连接，且导电线与导电插塞一一对应；多个测试电极，与第二端一一对应地连接。上述结构使得针扎位置不局限于等间距设置，可以提高测试磁性隧道结测试结构的分辨率和精度。
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公开(公告)号：CN118230781A
公开(公告)日：2024-06-21
申请号：CN202211633347.0
申请日：2022-12-19
Applicant: 浙江驰拓科技有限公司
IPC: G11C11/16
Abstract: 本发明涉及磁旋存储领域，特别是涉及一种磁性随机存储阵列，包括供能电源、位线及多个位元；所述位元包括MTJ单元及电连接结构；所述MTJ单元通过所述电连接结构与其他元件相连；单条所述位线依次连接多个所述位元；所述电连接结构的补偿电阻值随对应的位元沿所述位线到所述供能电源的距离的增加而降低。本发明中根据所述MTJ单元沿所述位线到所述供能电源的距离，为对应的电连接结构引入不同的补偿电阻，使不同位置的MTJ单元与所述供能电源之间的总电阻趋于一致，进而提升不同位置的位元的擦写次数的一致性，提升磁性随机存储阵列的寿命，同时，本发明的技术方案无需增加其他辅助电路，方法简单，工艺实现难度低，且具有更强的泛用性。
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公开(公告)号：CN117715437A
公开(公告)日：2024-03-15
申请号：CN202211071025.1
申请日：2022-09-02
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请公开了一种SOT‑MRAM单元和存储器，涉及磁随机存储领域，包括：自旋轨道矩提供线；设于自旋轨道矩提供线上的至少两个间隔的磁隧道结，其中，磁隧道结包括至少两层介质层和层叠的自由层、参考层、钉扎层，其中一层介质层设于自由层和参考层之间。本申请SOT‑MRAM单元中的磁隧道结中除了设于自由层和参考层自之间的介质层，还设有至少一层介质层。当设于自由层和参考层自之间的介质层发生短路，在进行写操作时，其余介质层可以作为保护电阻，避免自旋轨道矩提供线连接的WWL上电流发生比较大的变化，解决因一个磁隧道结出现短路而导致的与该磁隧道结所在自旋轨道矩提供线连接的整个WWL无法工作的难题，提高良率。
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Patent Agency Ranking
公开(公告)号：CN117479546A
公开(公告)日：2024-01-30
申请号：CN202210851980.0
申请日：2022-07-19
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供一种SOT‑MRAM器件，包括：底部电极；位于底部电极上的磁性隧道结，包括从下到上层叠的参考层、势垒层和自由层；位于磁性隧道结上的绝缘体传导层；围绕于绝缘体传导层周围的导电层；以及，位于绝缘体传导层上的自旋轨道矩效应层，其中绝缘体传导层用于对磁性隧道结写操作时，将自旋轨道矩效应层流过写电流产生的自旋流传导给所述磁性隧道结；导电层用于对磁性隧道结读操作时，提供读电流的流通路径。
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公开(公告)号：CN116738504A
公开(公告)日：2023-09-12
申请号：CN202210213777.0
申请日：2022-03-04
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种PUF模块及集成PUF功能的MRAM，该PUF模块包括PUF数据阵列和PUF数据读电路。PUF数据阵列由多个PUF数据单元组成，每个PUF数据单元包含有一个磁性隧道结，每个PUF数据单元中的磁性隧道结能够被随机的形成为三种或四种逻辑状态中的一种逻辑状态。这三种或四种逻辑状态包括平行态和反平行态，还包括短路态或/和断路态。PUF数据读电路用于读取PUF数据阵列中每个磁性隧道结的逻辑状态，形成PUF数据。本申请有利于提高PUF安全系数，通过节省PUF数据单元所占用的面积利于芯片集成。
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公开(公告)号：CN116417033A
公开(公告)日：2023-07-11
申请号：CN202111683091.X
申请日：2021-12-30
Applicant: 浙江驰拓科技有限公司
IPC: G11C11/16
Abstract: 本发明提供一种MRAM芯片的阵列结构，包括：呈阵列形式排布的多个存储单元，每个存储单元包括MOS晶体管和磁性隧道结；以及多条字线和位线，其中所述阵列结构沿着位线延伸方向按距离电源端的远近分为多个子阵列，不同子阵列中存储单元的MOS管栅极宽度不同，从靠近电源端到远离电源端各所述子阵列中存储单元的MOS管栅极宽度依次增加。本发明能够实现MTJ分压在芯片内均匀分布，提高MRAM芯片耐擦写次数。
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公开(公告)号：CN116364162A
公开(公告)日：2023-06-30
申请号：CN202111652961.7
申请日：2021-12-28
Applicant: 浙江驰拓科技有限公司
Abstract: 本发明提供了一种基于MRAM的PUF生成器件及基于其的PUF生成方法，该基于MRAM的PUF生成器件通过采用PUF数据阵列和PUF数据读电路组成基于MRAM的PUF生成器件，先利用第一初始化磁场初始化PUF数据阵列，使每个PUF数据单元中钉扎层的磁矩方向均被磁化为第一方向；之后再利用第二初始化磁场初始化PUF数据阵列，使每个PUF数据单元中钉扎层的磁矩方向被随机性地从第一方向翻转为第二方向。通过控制钉扎层随机翻转，更加方便的控制每个PUF数据单元的随机写入概率。
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公开(公告)号：CN116264777A
公开(公告)日：2023-06-16
申请号：CN202111509295.1
申请日：2021-12-10
Applicant: 浙江驰拓科技有限公司
Abstract: 本申请提供了一种MRAM器件及其制作方法，该MRAM器件包括基底、阵列区以及逻辑区，其中，基底包括衬底以及位于衬底上的介质层；阵列区位于介质层中，阵列区包括间隔设置的多个阵列器件，阵列器件包括依次叠置的第一金属线、第一MTJ、第一通孔以及第二金属线；逻辑区位于介质层中且位于阵列区的外围，逻辑区包括多个互连结构，互连结构包括依次叠置的第三金属线、第二MTJ、第二通孔以及第四金属线，其中，阵列器件与互连结构同时形成，第二MTJ的面积大于或者等于预定阈值。本申请解决了MRAM结构的阵列区与逻辑区的工艺差异较大，影响工艺稳定性的问题。
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