公开(公告)号：CN115268838A

公开(公告)日：2022-11-01

申请号：CN202210966726.5

申请日：2022-08-12

Applicant: 无锡江南计算技术研究所

Inventor： 吴铁彬 ,  王谛 ,  唐勇 ,  谭弘兵 ,  王吉军 ,  郝子宇

IPC: G06F7/53 ,  G06F7/509 ,  G06F3/06 ,  G06F9/445 ,  G06F12/0877

Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲结构及其数据累加卸载方法。一种累加器缓冲结构，包括一累加器缓冲控制逻辑；以及多个累加器缓冲模块，每一所述累加器缓冲模块均包括双缓冲单元，包括第一缓冲和第二缓冲，当所述第一缓冲处于第一工作模式时，所述第二缓冲处于第二工作模式；当所述第一缓冲处于第二工作模式时，所述第二缓冲处于第一工作模式；其中，所述第一工作模式为对累加结果进行缓存。本发明的实施例中，累加器缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。

公开(公告)号：CN110718263B

公开(公告)日：2021-08-10

申请号：CN201910846816.9

申请日：2019-09-09

Applicant: 无锡江南计算技术研究所

Inventor： 石嵩 ,  许勇 ,  刘骁 ,  周玉瀚 ,  吕晖 ,  谭弘兵 ,  张昆 ,  孙红辉

IPC: G11C29/56 ,  G11C29/44 ,  G06F11/263

Abstract: 芯片访存通路的高效分段测试系统、方法，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储控制器在其内部设有测试存储器、微操作控制器、IO寄存器，测试存储器用于模拟存储器的读、写延迟行为。方法包括步骤S01,存储控制器发送维护访问请求或CPU访问请求给存储器，检测存储器的访存通路能正常访问，执行步骤S02,不能正常访问，执行步骤S03；步骤S02,存储控制器在测试模式下与测试存储器进行读写数据模式测试；步骤S03，IO寄存器触发微操作控制器工作，微操作控制器发送命令给存储器，用于测试并定位访存通路存在的问题。本发明便于定位芯片访存通路问题，加速芯片的访存通路调试过程，还可实现多种DDR4流程的调试工作。