公开(公告)号：CN104321871B

公开(公告)日：2017-10-10

申请号：CN201380025572.9

申请日：2013-11-08

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L27/04 ,  H01L21/329 ,  H01L21/822 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/866 ,  H01L29/868

CPC classification number: H01L29/7808 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/66106 ,  H01L29/66121 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/861

Abstract: 由n+层(11)/n‑层(10)/p+层(12)/n‑层(10)的基本结构(103)构成保护用二极管(101)。通过使构成保护用二极管(101)的p型层为高杂质浓度的p+层(12)，能够抑制耗尽层的延伸，减小保护用二极管(101)的面积。另外，通过扩散系数大的磷原子的离子注入来在构成保护用二极管(101)的多晶硅层(9)形成低杂质浓度的n‑层(10)，并通过1000℃以上的热处理使注入到多晶硅层(9)的磷原子扩散，由此能够使n‑层(10)的深度方向的杂质分布在深度方向上一致。其结果，高杂质浓度的p+层(12)与低杂质浓度的n‑层(10)之间的pn接合面与衬底主表面大致垂直，能够抑制电场集中于p+层(12)与n‑层(10)之间的pn结处。

公开(公告)号：CN106463524A

公开(公告)日：2017-02-22

申请号：CN201580028447.2

申请日：2015-09-15

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明提供一种半导体装置，具备：沟槽，其将台面部与浮置部分离；电极，其形成在沟槽内；以及外侧布线部，其在沟槽所包围的区域的外侧，沿着台面部与浮置部的排列方向而形成，外侧布线部的靠台面部和浮置部侧的端边具有突出部和凹部：所述突出部形成在与浮置部相向的区域的至少一部分，跨过沟槽而向浮置部侧突出；所述凹部形成在与台面部相向的区域的至少一部分，与突出部相比向外侧布线部侧凹陷。

公开(公告)号：CN110914999B

公开(公告)日：2023-11-17

申请号：CN201980003476.1

申请日：2019-01-09

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 本发明提供一种半导体装置，其具备设置有漂移区、发射区、基区、蓄积区和沟槽部的半导体基板，在半导体基板的深度方向上的蓄积区的掺杂浓度分布具有掺杂浓度为最大值的最大部、在从最大部朝向基区的至少一部分区域倾斜地减小的上侧倾斜部、以及在从最大部朝向漂移区的至少一部分区域倾斜地减小的下侧倾斜部，在将针对与半导体基板的材料和蓄积区所包含的杂质的种类对应的射程‑半峰全宽特性，通过将最大部的深度位置设为注入杂质时的射程从而确定的半峰全宽设为标准半峰全宽的情况下，蓄积区的掺杂浓度分布的半峰全宽为标准半峰全宽的2.2倍以上。

公开(公告)号：CN109273520B

公开(公告)日：2023-10-27

申请号：CN201810650900.9

申请日：2018-06-22

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/36 ,  H01L29/423 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种半导体装置，具备：形成于半导体基板的漂移区；以沿着预先设定的延伸方向延伸的方式设置在半导体基板的上表面的栅极沟槽部；分别与栅极沟槽部的一个侧壁及另一个侧壁邻接的第一台面部及第二台面部；以与栅极沟槽部邻接的方式设置在漂移区的上方，并且掺杂浓度比漂移区的掺杂浓度高的蓄积区；以与栅极沟槽部邻接的方式设置在蓄积区的上方的基极区；在第一台面部中设置于半导体基板的上表面，与栅极沟槽部的一个侧壁邻接，并且掺杂浓度比漂移区的掺杂浓度高的发射极区；在第二台面部设置有第二导电型的浮置区域，所述第二导电型的浮置区域与栅极沟槽部分离，在基极区的下方电浮置。

公开(公告)号：CN108695380B

公开(公告)日：2023-09-05

申请号：CN201810193165.3

申请日：2018-03-09

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739

Abstract: 本发明提供一种半导体装置，具备：半导体基板；第一导电型的漂移区，其设置于半导体基板的内部；多个栅沟槽部，其从半导体基板的上表面设置到漂移区；虚拟沟槽部，其设置于两个栅沟槽部之间，且从半导体基板的上表面设置到漂移区；第二导电型的基区，其在与任意的栅沟槽部邻接的半导体基板的区域中设置于半导体基板的上表面与漂移区之间；第二导电型的第一阱区，其在与虚拟沟槽部邻接的半导体基板的区域设置到比虚拟沟槽部的下端深的位置，且掺杂浓度比基区高。

公开(公告)号：CN107180855B

公开(公告)日：2022-07-22

申请号：CN201710138246.9

申请日：2017-03-09

Applicant: 富士电机株式会社

Inventor： 小野泽勇一 ,  大井幸多 ,  内藤达也 ,  高桥美咲

IPC: H01L29/06 ,  H01L27/10

Abstract: 本发明提供具有接触区的半导体装置。所述半导体装置具备：半导体基板；多个第一沟槽部，形成在半导体基板的正面侧，并在俯视时沿预定的延伸方向延伸；第一导电型的发射极区，在多个第一沟槽部的相邻的沟槽之间，形成在半导体基板的正面侧；第二导电型的第一接触区，形成在多个第一沟槽部的相邻的沟槽之间，并在延伸方向上与发射极区交替地配置；第二导电型的第二接触区，在第一接触区的上方与发射极区分离地形成，且与第一接触区相比为高掺杂浓度。

公开(公告)号：CN109219888B

公开(公告)日：2022-03-29

申请号：CN201780034259.X

申请日：2017-12-08

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/78 ,  H01L21/322 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08 ,  H01L29/06 ,  H01L29/12 ,  H01L29/739 ,  H01L29/861 ,  H01L29/868

Abstract: 在仅存在一层蓄积层的情况下，与存在多层蓄积层的情况相比，存在导通电压(Von)变高的问题。相对于此，在存在多层蓄积层的情况下，与仅存在一层蓄积层的情况相比，存在因载流子过于积存于蓄积层所以关断损耗(Eoff)增加的问题。在具有半导体基板的半导体装置中，半导体基板具备沿预先设定的方向延伸的两个沟槽部、设置在两个沟槽部之间的台面部、以及漂移层，台面部具有发射区、接触区以及在比发射区及接触区靠下方的位置沿深度方向并列地设置的多个蓄积层，至少一个蓄积层设置在发射区的至少一部分之下，但不设置在接触区的一部分区域的下方。

公开(公告)号：CN107112358B

公开(公告)日：2020-10-20

申请号：CN201680004574.3

申请日：2016-07-07

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/336 ,  H01L27/04 ,  H01L29/12 ,  H01L29/78

Abstract: 本发明提供半导体装置，具备：半导体基板；栅极沟槽部，其形成于半导体基板的表面；虚设沟槽部，其形成于半导体基板的表面；以及第一表面侧电极，其形成于半导体基板的表面的上方，且包含金属；栅极沟槽部具有：栅极沟槽，其形成于半导体基板的表面；栅极导电部，其形成于栅极沟槽的内部；以及栅极绝缘部，其在栅极沟槽的内部形成于栅极导电部的上方，且将栅极导电部与第一表面侧电极绝缘；虚设沟槽部具有：虚设沟槽，其形成于半导体基板的表面；以及虚设导电部，其形成于虚设沟槽的内部，且与第一表面侧电极接触。

公开(公告)号：CN111066149A

公开(公告)日：2020-04-24

申请号：CN201980004216.6

申请日：2019-03-08

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L29/739 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/07 ,  H01L29/12 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 提供一种半导体装置，具备：半导体基板；晶体管部，其设置于半导体基板；以及二极管部，其设置于半导体基板，且沿着预先确定的排列方向与晶体管部排列，二极管部具有：第1导电型的漂移区，其设置于半导体基板；第2导电型的基区，其与半导体基板的上表面接触，且设置于比漂移区靠近上方的位置；彼此分离的多个第1导电型的第1阴极区，其与半导体基板的下表面接触，且设置于比漂移区靠近下方的位置；第2阴极区，其与半导体基板的下表面接触，设置于比漂移区靠近下方的位置，且导电型与第1阴极区的导电型不同；以及多个第2导电型的浮置区，其在每个第1阴极区以彼此分离的方式设置，且与第1阴极区至少部分重叠地配置。

公开(公告)号：CN110140199A

公开(公告)日：2019-08-16

申请号：CN201880005697.8

申请日：2018-07-12

Applicant: 富士电机株式会社

Inventor： 内藤达也

IPC: H01L21/336 ,  H01L29/12 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

Abstract: 提供一种半导体装置，包括：半导体基板，其具有第一导电型的漂移区；晶体管部，其设置于半导体基板；以及二极管部，其设置于半导体基板，并与晶体管部沿着预先设定的排列方向排列，晶体管部和二极管部这两者具有：第二导电型的基区，其在半导体基板的内部设置于漂移区的上方；多个沟槽部，其从半导体基板的上表面贯通基区，在半导体基板的上表面沿与排列方向垂直的延伸方向延伸，并且在多个沟槽部的内部设置有导电部；以及下表面侧寿命控制区域，其在半导体基板的下表面侧从晶体管部一直设置到二极管部，并含有寿命控制体，下表面侧寿命控制区域在排列方向上设置于晶体管部的一部分，而未设置于晶体管部的其他部分。