公开(公告)号：CN1180475C

公开(公告)日：2004-12-15

申请号：CN02122088.3

申请日：2002-06-05

Applicant: 威盛电子股份有限公司

Inventor： 何昆耀 ,  宫振越

IPC: H01L23/14 ,  H01L23/50 ,  H01L21/60

CPC classification number: H01L2224/16 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明涉及一种封装集成电路(Packaging Integrated Circuit)的结构及形成方法，特别是由一介电层定义外层的高密度集成电路封装结构及其方法，本发明在封装集成电路中外层的焊接垫上增长具有焊接粘附性的金属，作为第一焊接垫表面上的材质，并在外层电路的金属层表面形成一介电层，且在金属层侧壁形成一不具有焊接沾附性的绝缘层，以避免封装集成电路发生短路，在本发明中，焊接凸块可直接与盲孔上的焊接垫相互连接，以将芯片固定在基板上。

公开(公告)号：CN1178285C

公开(公告)日：2004-12-01

申请号：CN02146858.3

申请日：2002-10-15

Applicant: 威盛电子股份有限公司

Inventor： 何昆耀 ,  宫振越

IPC: H01L21/50 ,  H01L21/56 ,  H01L21/60

CPC classification number: H01L2224/16225 ,  H01L2924/18161

Abstract: 本发明涉及一种以印刷方式构装集成电路的方法，当包含焊接凸块的芯片放置于基板上后，随即利用本发明的网板(Stencil)将封胶以印刷的方式填入芯片与基板之间的间隙以将芯片固定于基板上，由本发明的网板上的网目分布密度及样式设计的不同而控制封胶进入芯片与基板间的间隙的模式与速度，以避免在形成集成电路的构装结构后，芯片与基板之间的封胶内部产生气孔(Void)而降低构装集成电路的效能与品质。

公开(公告)号：CN1457089A

公开(公告)日：2003-11-19

申请号：CN02119134.4

申请日：2002-05-09

Applicant: 威盛电子股份有限公司

Inventor： 宫振越 ,  何昆耀

IPC: H01L21/48 ,  H01L21/60 ,  H05K3/00

Abstract: 本发明涉及一种集成电路基板通孔的制造方法，其步骤包括：提供一电路基板，形成若干通孔结构；舍弃现有填充材塞孔方式，而改为选择以金属喷射方式、金属气相沉积方式、金属蒸镀及其组合的其中一种方式对各该通孔结构进行塞孔，而形成通孔，进行平坦化；覆上一金属层，定义出若干电路层；在所述电路基板的至少一表面外覆上一介电层，于所述介电层对应于通孔的位置上定义出导通孔位置处；选择以金属喷射方式、金属气相沉积方式、金属蒸镀及其组合的其中一种方式在所述介电层的表面覆上一金属层，并填住介电层上的各该导通孔位置处，以形成完整的导通孔。最后对电路基板最外围的金属层进行平坦化。

公开(公告)号：CN1431668A

公开(公告)日：2003-07-23

申请号：CN03103442.X

申请日：2003-01-30

Applicant: 威盛电子股份有限公司

Inventor： 何昆耀 ,  宫振越

IPC: H01G4/30 ,  H01G4/005 ,  H01G13/00

Abstract: 本发明公开了一种积层电容工艺与结构，先提供一衬底层，并利用高速物理金属沉积方式以形成多层电极层，并利用介电材料涂覆的方式以形成多层介电层，而电极层与介电层相互交替堆叠，以构成一积层电容结构。此外，电极层的两侧形成一对端部电极，此对端部电极分别与电极层电连接，而端部电极所暴露出的表面形成一表面金属层，可预防端部电极的表面受到氧化。如此，电极层与介电层之间的接合性可改善，而介电层的厚度均匀比率可维持在±10％之间，且相邻二电极层的相对偏移量可小于100微米，以达到所需的积层电容的标准电容值。

公开(公告)号：CN1396641A

公开(公告)日：2003-02-12

申请号：CN02128597.7

申请日：2002-08-13

Applicant: 威盛电子股份有限公司

Inventor： 何昆耀 ,  宫振越

IPC: H01L21/60 ,  H01L21/56 ,  H01L21/768 ,  H01L21/28 ,  H01L21/50

CPC classification number: H01L2224/11 ,  H01L2924/01322 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明涉及一种覆晶接合结构与形成方法，此方法利用在晶圆的焊接凸块下金属层上形成体积迷你凸块(MiniBump)，可将焊接凸块内接近焊接凸块下金属层接口的空孔(Void)数量减至最少且体积减至最小，以增加焊接接合的可靠度，此外，在晶圆上以刮刀印刷填入的焊料体积较小，因此所产生的空孔较容易逸出，同时利用激光开孔的方式或是电浆蚀刻的制程来精确定位基板上的焊接凸块与晶圆上的焊接凸块的形成位置，使焊接凸块能准确形成于基板上的凸块焊垫与晶圆上的焊接凸块下金属层上，同時可缩小焊接凸块的间距，形成细间距高密集度的焊接凸块。

公开(公告)号：CN1388579A

公开(公告)日：2003-01-01

申请号：CN02122088.3

申请日：2002-06-05

Applicant: 威盛电子股份有限公司

Inventor： 何昆耀 ,  宫振越

IPC: H01L23/14 ,  H01L23/50 ,  H01L21/60

CPC classification number: H01L2224/16 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明涉及一种构装集成电路(Packaging Integrated Circuit)的结构及形成方法,特别是由一介电层定义外层的高密度集成电路构装结构及其方法,本发明在构装集成电路中外层的焊接垫上增长具有焊接沾附性的金属,作为第一焊接垫表面上的材质,并在外层电路的金属层表面形成一介电层,且在金属层侧壁形成一不具焊接沾附性的绝缘层,以避免构装集成电路发生短路,在本发明中,焊接凸块可直接与盲孔上的焊接垫相互连接,以将芯片固定在基板上。

公开(公告)号：CN1387253A

公开(公告)日：2002-12-25

申请号：CN02121825.0

申请日：2002-06-06

Applicant: 威盛电子股份有限公司

Inventor： 宫振越 ,  何昆耀

IPC: H01L23/12 ,  H01L23/50 ,  H01L21/50 ,  H01L21/60

CPC classification number: H01L2224/16 ,  H01L2224/16225 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明涉及一种构装集成电路(PackagingIntegrated Circuit)的结构及形成方法,特别是一种高密度构装集成电路的结构及形成方法,本发明为在高密度构装集成电路中采用具焊接沾附性的金属作为第一焊接垫的材质,并在作为电路的金属层上形成一高可靠度屏蔽层,以避免构装集成电路发生缺陷,并可增加构装集成电路内的电路积集度(density)与简化制程、增加产品优良率及提高集成电路构装的可靠度。

公开(公告)号：CN1560911B

公开(公告)日：2010-05-12

申请号：CN200410005942.5

申请日：2004-02-23

Applicant: 威盛电子股份有限公司

Inventor： 何昆耀 ,  宫振越

IPC: H01L21/48 ,  H01L21/60 ,  H01L23/12 ,  H05K3/46

CPC classification number: H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/00

Abstract: 一种电路载板的制造方法，该方法适用于制作如封装载板或印刷电路板之类的电路载板。首先提供由导电材料制成的支撑基板，其划分为第一结构层及与该第一结构层相互重叠的第二结构层；对第一结构层构图，以形成具有多个以阵列方式排列的第一导电接点的第一导电图形；在第二结构层及第一导电图形之间所围成的空间形成绝缘图形；在绝缘图形及第一导电图形上形成多层内互联结构，该多层内互联结构具有高密度的内部电路的，其与所述第一导电接点相连，且内部电路具有多个位于多层内互联结构的远离第一导电图形表面的接合垫；最后移除至少局部第二结构层，形成由高密度布线图形及导电材料的接点阵列构成的不具传统镀通孔(PTH)的电路载板。

公开(公告)号：CN1206713C

公开(公告)日：2005-06-15

申请号：CN02119134.4

申请日：2002-05-09

Applicant: 威盛电子股份有限公司

Inventor： 宫振越 ,  何昆耀

IPC: H01L21/48 ,  H01L21/60 ,  H05K3/00

Abstract: 本发明涉及一种集成电路基板通孔的制造方法，其步骤包括：提供一电路基板，形成若干通孔结构；舍弃现有填充材塞孔方式，而改为选择以金属喷射方式、金属气相沉积方式、金属蒸镀方式、或上述方式的任意组合的方式对各该通孔结构进行塞孔，而形成通孔，进行平坦化；覆上一金属层，定义出若干电路层；在所述电路基板的至少一表面外覆上一介电层，于所述介电层对应于通孔的位置上定义出导通孔位置处；选择以金属喷射方式、金属气相沉积方式、金属蒸镀方式、或上述方式的任意组合的方式在所述介电层的表面覆上一金属层，并填充介电层上的各该导通孔位置处，以形成完整的导通孔。最后对电路基板最外围的金属层进行平坦化。

公开(公告)号：CN1560912A

公开(公告)日：2005-01-05

申请号：CN200410028292.6

申请日：2004-03-09

Applicant: 威盛电子股份有限公司

Inventor： 何昆耀 ,  宫振越

IPC: H01L21/48 ,  H01L21/60 ,  H05K3/42

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 一种导电通孔制作工艺。首先，形成至少一贯孔于一基板上，且此贯孔连接基板的第一表面与第二表面。接着，形成一光致抗蚀剂层于基板的贯孔内壁、第一表面以及第二表面。然后，形成多个槽道于光致抗蚀剂层上，其中每一槽道是自第一表面经由贯孔内壁，而延伸至第二表面，且这些槽道分别暴露出部分贯孔内壁、部分第一表面以及部分第二表面。最后，将一导电材质填入在每一槽道内，以分别形成一导线，并移除光致抗蚀剂层。此导电通孔制作工艺可提供多重的信号连接路径。