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公开(公告)号：CN102074378A
公开(公告)日：2011-05-25
申请号：CN201110049506.8
申请日：2011-03-02
Applicant: 复旦大学
CPC classification number: Y02E60/13
Abstract: 本发明属于固态电容技术领域，具体涉及一种固态超级电容的制备方法。本发明首先采用化学镀方法制备高密度金属银纳米晶阵列；然后以该银纳米晶为催化剂，通过金属辅助刻蚀工艺在重掺杂的低阻硅片上形成密度高、深宽比大和十分有序的深槽结构，最后以此深槽结构作为模板，在深槽表面依次制备绝缘介质层、种子金属层和上电极，得固态超级电容。本发明工艺简单，成本低廉，不易损坏而且可以大批量生产。
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公开(公告)号：CN111477625B
公开(公告)日：2023-02-07
申请号：CN202010346220.5
申请日：2020-04-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H10B12/00
Abstract: 本发明属于半导体存储器技术领域，具体为一种基于缺陷俘获材料的半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，为第一掺杂类型；半导体衬底表面的半浮栅阱区，为第二掺杂类型；贯穿半浮栅阱区的U型槽；覆盖U型槽表面的第一栅介质层，在半浮栅阱区形成开口；覆盖第一栅介质层的第一金属栅，在开口处与半浮栅阱区接触；覆盖第一金属栅的浮栅；覆盖浮栅表面和部分半浮栅阱区表面的第二栅介质层，覆盖第二栅介质层的第二金属栅；位于第一栅极叠层和第二栅极叠层两侧的栅极侧墙；位于第一栅极叠层和第二栅极叠层两侧的源极和漏极；浮栅为缺陷俘获材料。本发明可以有效地增强电荷保持能力，从而增加存储器的刷新时间。
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公开(公告)号：CN112909000B
公开(公告)日：2022-10-21
申请号：CN202110321937.9
申请日：2021-03-25
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明提供了一种半浮栅存储器，包括：衬底；隧穿层，设于所述衬底的上表面；第一半导体，包括覆盖端和邻接端，所述邻接端设于所述衬底且一侧邻接所述隧穿层，所述覆盖端覆盖所述隧穿层，所述第一半导体与所述衬底构成二极管结构；半浮栅，覆盖所述第一半导体，所述半浮栅具有深能级缺陷。本发明通过第一半导体与衬底构成二极管结构，当导通时，加快数据的写入半浮栅，实现了快速存储功能，由于二极管结构和隧穿层的性能，半浮栅内的电荷不容易返流回衬底，从而增加了存储时间。最重要的，半浮栅具有深能级缺陷，有效地增强电荷保持能力，增加了存储器的刷新时间。另外，本发明还提供了半浮栅存储器的制造工艺。
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公开(公告)号：CN112838089B
公开(公告)日：2022-10-21
申请号：CN202110321983.9
申请日：2021-03-25
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明提供了一种半浮栅存储器，包括：衬底；隧穿层，设于所述衬底；第一半导体，设于所述衬底并邻接所述隧穿层，且与所述隧穿层平行，所述第一半导体与所述衬底构成二极管结构；第二半导体，覆盖所述隧穿层和所述第一半导体；所述衬底、所述第一半导体和所述第二半导体的费米能级依次降低。本发明通过第一半导体与衬底构成二极管结构，加快数据的写入，实现了快速存储功能，并且由于衬底、第一半导体和第二半导体的费米能级依次降低，进一步加快存储速度的同时增加了数据的保存时间。另外，本发明还提供了半浮栅存储器的制造方法。
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公开(公告)号：CN111540741B
公开(公告)日：2022-10-11
申请号：CN202010401242.7
申请日：2020-05-13
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明属于集成电路存储器技术领域，具体为基于浮栅与控制栅连接通道的半浮栅存储器及其制备方法。本发明基于浮栅与控制栅连接通道的半浮栅存储器，在半导体衬底形成第一U型槽用于形成浮栅晶体管的沟道，在浮栅表面形成第二U型槽；控制栅、第二U型槽侧壁的第二栅介质以及浮栅构成纵向隧穿晶体管，而且控制栅与浮栅之间有连接通道。该纵向隧穿晶体管对半浮栅存储器的浮栅进行写入和擦除操作，能够有效提高集成度。此外，在对浮栅充放电过程中，只需要对控制栅施加电压，可大大降低功耗。
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Patent Agency Ranking
公开(公告)号：CN111490045B
公开(公告)日：2022-10-11
申请号：CN202010346659.8
申请日：2020-04-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/105 , H01L29/24 , H01L29/417 , H01L29/43
Abstract: 本发明属于半导体存储器技术领域，具体为一种基于二维材料的半浮栅存储器及其制备方法。本发明半浮栅存储器包括：L型底栅；覆盖底栅表面的阻挡层；L型半浮栅层，为第一类二维材料，顶部与底栅的顶部持平；半浮栅底部上的半闭合隧穿层，为第二类二维材料，其上表面与半浮栅的顶部相持平；覆盖半浮栅和半闭合隧穿层的沟道层，为第三类二维材料，其上表面与阻挡层的顶部相持平；沟道表面的源极和漏极，为第四类二维材料；第一类二维材料和第三类二维材料构成二极管，第一类二维材料、第三类二维材料与阻挡层、底栅构成栅控二极管。本发明器件可靠性好，数据擦写速度快，且可增加数据保持时间；此外，器件具有较小的体积，适合用于超薄电子设备中。
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公开(公告)号：CN111477627B
公开(公告)日：2022-10-11
申请号：CN202010346231.3
申请日：2020-04-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明属于集成电路存储器技术领域，具体为一种基于双浮栅材料的半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，具有第一掺杂类型；半浮栅阱区，具有第二掺杂类型，位于半导体衬底的上层区域；U型槽，贯穿所述半浮栅阱区，底部处于所述半浮栅阱区的下边界；第一栅极叠层，包括第一栅介质、第一金属栅、富含缺陷的绝缘材料层和金属纳米晶；第二栅极叠层，包括第二栅介质层和第二金属栅；栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；源极和漏极，具有第二掺杂类型，位于第一、第二栅极叠层两侧。本发明利用拥有大量缺陷的绝缘材料和彼此相互分离的金属纳米晶作为双浮栅，有利于数字信号的分辨，增加存储器刷新时间。
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公开(公告)号：CN112466841B
公开(公告)日：2022-09-27
申请号：CN202011329628.8
申请日：2020-11-24
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 本发明提供了一种内嵌电容器的TSV结构及其制备方法，所述TSV结构包括：衬底结构；硅通孔，所述硅通孔贯穿所述衬底结构；电容器结构，所述电容器结构设置在所述衬底结构内部，且所述电容器结构设置在所述硅通孔结构的内壁；铜互连结构，所述铜互连结构安装在所述硅通孔内部；其中，所述电容器结构上设置有第一顶部接触层和第一底部接触层，所述铜互连结构顶端设置有第二顶部接触层，所述铜互连结构底端设置有第二底部接触层，本发明的TSV结构实现了芯片之间的垂直互连，同时能够得到更高电容密度的电容器。
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公开(公告)号：CN112908991B
公开(公告)日：2022-09-13
申请号：CN202110106352.5
申请日：2021-01-26
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/08 , H01L21/822
Abstract: 本发明提供了一种三维集成结构。包括第一纳米电容、第二纳米电容和导电件；通过在硅衬底上制备第一纳米电容，保证了集成结构的强度，并且第一隔离介质将第一底部金属电极层和硅衬底分隔开，避免了第一纳米电容可能存在短路情况，保证了第一纳米电容的可靠性，第二纳米电容采用绝缘衬底制成，由于自身的绝缘属性，第二底部金属电极层可直接设置在绝缘衬底，减少了加工工艺，并且第二底部金属电极层通过第一连接孔与第一底部金属电极层直接连接，使加工工艺更加简单，缩短了制备集成结构的时间。另外，本发明还提供了三维集成结构的制造方法。
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公开(公告)号：CN111540740B
公开(公告)日：2022-06-21
申请号：CN202010400726.X
申请日：2020-05-13
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明属于集成电路存储器技术领域，具体为基于pn结和肖特基二极管的半浮栅存储器及其制备方法。本发明公开的半浮栅存储器，是在浮栅晶体管内部同时嵌入pn结和肖特基二极管，分别作为电荷擦写的通道；pn结具有整流特性，即正向导通、反向截止，而且开启电压非常小；利用pn结作为电荷擦除的通道，可以极大提高擦除速度；肖特基二极管同样具有整流特性，而且开启电压也非常小；利用肖特基二极管作为电荷写入的通道，可以极大提高电荷写入速度。
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