一种高同步的时间触发以太网装置及方法

    公开(公告)号:CN107483135A

    公开(公告)日:2017-12-15

    申请号:CN201710616838.7

    申请日:2017-07-26

    Inventor: 阎哲 王啸林 张力

    CPC classification number: H04J3/0638 H04J3/0682 H04L49/552 H04L49/9005

    Abstract: 本发明公开了一种时间触发以太网交换机,其中,包括:交换/控制逻辑,用于进行交换机对其所连网络端系统进行控制;本地时钟,用于提供交换机整体的工作时钟;同步原语接收模块,用来接收由端系统发送来的数据,区分出时钟同步原语和传输数据帧,并向中央控制器传输这两部分数据;时钟同步模块,用于接收中央控制器发出的时钟同步控制命令,产生时钟同步具体信息,并实现时钟同步;时间触发器,用于提供时间触发事件所需的时间触发条件和时间信息;中央控制器,用于控制交换机内的各模块的工作;任务调度控制模块,依据任务调度表,用来对交换机中收到的数据进行分类控制,将不同的数据放进对应的数据缓冲区中。

    一种基于Vue和Golang的超大文件上传方法

    公开(公告)号:CN116781682A

    公开(公告)日:2023-09-19

    申请号:CN202310614202.4

    申请日:2023-05-29

    Abstract: 本发明涉及一种基于Vue和Golang的超大文件上传方法,属于云服务技术领域。本发明采用前后端分离的架构,通过Vue框架实现前端(即用户端)页面渲染和用户交互,通过Golang实现后端(即服务端)业务逻辑处理和数据存储。本发明用于超大文件上传,不但开发效率高,而且运行稳定,支持高并发。相较于传统的上传方式中直接计算文件md5值,本发明通过对超大文件进行分块处理,采用多线程并发计算每个文件分块的md5值,并对多个计算结果进行混淆处理,得到一个唯一的文件md5值。这一方法可以大大缩短计算md5值的时间,有效解决了直接计算超大文件md5耗时太长的问题。

    一种基于FPGA的PCIe与SRIO总线桥接系统

    公开(公告)号:CN116594941A

    公开(公告)日:2023-08-15

    申请号:CN202310215121.7

    申请日:2023-03-01

    Abstract: 本发明涉及一种基于FPGA的PCIe与SRIO总线桥接系统,属于计算机系统设计领域。本发明的系统可以替代TSI721在计算机系统中的应用。本发明通过采用XDMAIP核简化了FPGA端的PCIe逻辑设计,使用AXI‑Interconnect将XDMA IP核与DDR连接,可以实现XDMA与DDR之间的数据交互。此设计不需要FPGA在逻辑层面操作完成PCIe的相关的逻辑设计,极大的精简了逻辑代码,缩短了开发周期。同时,采用AXI4总线读取内存地址空间的方法,实现用户读写DDR数据的逻辑,该方法使用灵活,设计相对简单。

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