公开(公告)号：CN103036667A

公开(公告)日：2013-04-10

申请号：CN201210516499.2

申请日：2012-11-30

Applicant: 北京控制工程研究所

Inventor： 孙强 ,  施蕾 ,  田宇斌 ,  叶有时 ,  刘群 ,  刘波 ,  吴一帆

IPC: H04L7/00

CPC classification number: Y02D50/10

Abstract: 一种高速串行通讯接口自适应时序校准方法，采用FPGA实现，步骤如下：将高速串行通讯接口设定为校准模式；将高速串行通讯接口收到的串行数据转换为并行数据；调整采样时钟相位或采样延时，得到最佳采样点；将最佳采样点对高速串行通讯接口进行配置；高速串行通讯接口重新将接收到的串行数据转换为并行数据；将得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；将得到的数据锁存时刻结果对高速串行通讯接口进行配置；将高速串行通讯接口设定为传数模式。本发明实现简单并有效降低了功耗。