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公开(公告)号：CN101430664B
公开(公告)日：2010-07-28
申请号：CN200810119855.0
申请日：2008-09-12
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种多处理器系统及Cache一致性消息传输方法，包括至少两个包含有一级缓存的处理器核，以及至少两个二级缓存，处理器核与二级缓存间通过总线连接；总线包括读地址通道、读数据通道、写地址通道、写数据通道以及写应答通道；通道中的线路根据所传送的内容分为域，通道包括根据所述AXI协议所规定的域；其中，在写地址通道中，还包括用于标识写地址请求的目标ID的AWDID域，以及用于在写操作中传输一级缓存中的缓存块的状态信息的AWSTATE域；在写数据通道中，还包括用于标识写数据请求的目标ID的WDID域；在读地址通道中，还包括用于标识写地址请求的目标ID的ARDID域，以及用于表示读命令的ARCMD域；在读数据通道中，还包括用于表示读状态应答的RSTATE域。
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公开(公告)号：CN100555212C
公开(公告)日：2009-10-28
申请号：CN200710119247.5
申请日：2007-07-18
Applicant: 中国科学院计算技术研究所
IPC: G06F7/57
Abstract: 本发明公开了一种浮点乘加器中乘法进位保留加法器(CSA)压缩树的进位校验装置，包括一进位判断单元和一进位检验单元，所述进位判断单元，用于以浮点乘加器两个操作数A和B经过第一进位保留加法器压缩得到的压缩进位部分与压缩和部分的数据为输入值，判断相加的结果是否进位，并根据进位情况输出进位校验位M；所述进位校验单元，用于根据进位判断单元输出的进位校验位M、操作数C取反对齐后的Cinvshift的高55比特(bit)，第二3：2压缩进位保留加法器的进位压缩结果最高比特，进行进位纠正，输出两组55比特的值到161比特加法器的两组数据的高55位中。其使得进位保留加法器(CSA)压缩结果得到纠正，使得乘加器的计算正确。
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公开(公告)号：CN101477512A
公开(公告)日：2009-07-08
申请号：CN200910077030.1
申请日：2009-01-16
Applicant: 中国科学院计算技术研究所
IPC: G06F15/173 , G06F12/08
Abstract: 本发明公开了一种处理器系统及其访存方法。所述系统，包括：I/O总线，还包括：至少一个多核处理器和I/O控制器，所述多核处理器，采用二维网格作为基本互连拓扑结构，多核处理器间通过所述I/O总线连接，所述二维网格中的每个结点包括：交叉开关，主设备，以及从设备，其中：所述交叉开关，用于连接所述主设备和从设备，以及与所述二维网格中的其他相邻结点的交叉开关互连，进行处理器核间的数据传输；所述主设备，用于通过与所述交叉开关连接，向所述从设备主动发起读写请求；所述从设备，用于通过与所述交叉开关连接，接受所述主设备的请求并进行数据或状态响应。所述I/O控制器，与所述二维网格的边界结点连接，用于实现所述多核处理器间的数据传输。
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公开(公告)号：CN100476744C
公开(公告)日：2009-04-08
申请号：CN200710063181.2
申请日：2007-01-30
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种基于时间冗余的检验流水线瞬态故障的装置及方法，和包括所述装置的流水线系统。该装置包括操作队列，与该操作队列连接的寄存器堆，与所述操作队列和所述寄存器堆连接的保留站；其特征是，所述操作队列中有用于标示主指令和冗余指令的状态位。该方法包括：步骤一，将主指令及其冗余指令送入操作队列；步骤二，操作队列中的操作经寄存器重命名；步骤三，保留站侦听结果总线；步骤四，当保留站中某条指令的所有操作数都准备好时该指令开始运算并把结果通过结果总线写回操作队列；步骤五，检查主指令和冗余指令的运算结果是否一致；如果是一致，则修改处理器状态；如果不一致，则输出异常状态。本发明不仅使流水线结构具有容错能力，提高微处理器可靠性，而且硬件开销小。
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公开(公告)号：CN101216778A
公开(公告)日：2008-07-09
申请号：CN200810056540.6
申请日：2008-01-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种RISC处理器装置及其指令地址转换查找方法。该装置包括译码器，所述译码器包括查找表模块，用于利用查找表实现从X86源指令地址到MIPS目标指令地址的转换。所述查找表模块，包括查找子模块，用于根据内容索引查找表，如果命中，那么将相应的内容存入目标寄存器中；如果表项不命中，将不命中服务程序的入口地址存入目标寄存器中；索引子模块，用于根据内容索引查找表，得到该内容所在表项的索引。其在RISC处理器的X86虚拟机中，加速从X86源指令地址到MIPS目标指令地址的转换，从而提高虚拟机的性能。
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Patent Agency Ranking
公开(公告)号：CN100399299C
公开(公告)日：2008-07-02
申请号：CN200510116755.9
申请日：2005-10-28
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种高速缓存失效的处理器访存指令处理方法，该方法包括：利用全修改Cache块节省访存带宽，通过预测失效的存数指令写高速缓存还是写低层存储系统，充分发挥两种处理方法的优点。本发明减少了失效存数指令造成的存储管理队列发生阻塞的频繁程度，避免了额外硬件开销，节省访存带宽，降低了Cache的失效率，实现存数指令对后面同一Cache块的取数指令的预取作用。
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公开(公告)号：CN100377115C
公开(公告)日：2008-03-26
申请号：CN200510086860.2
申请日：2005-11-11
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种适用于上下文切换的栈高速缓冲存储器及缓冲存储方法。该栈高速缓冲存储器，包括：至少两个栈高速缓存块，一个或门电路，一个选择器；所述栈高速缓存块由标志部分、数据部分和控制部分组成；所述栈高速缓存块的控制部分包括：至少三个比较电路和一个与门电路。该方法步骤包括：(1)初始化栈；(2)栈空间分配；(3)栈空间回收；(4)进行标志比较，根据标志比较结果确定访问栈高速缓存是否命中。本发明的栈高速缓存以块为组织形式，在栈高速缓存块标志中采用了专门的进程地址空间标识，用以区别不同进程的地址空间，从而能很好的适应进程(包括线程)上下文切换，且硬件开销小，控制简单，避免了实现的复杂性。
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公开(公告)号：CN1892616A
公开(公告)日：2007-01-10
申请号：CN200610078226.9
申请日：2006-05-12
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种在微处理器用户态随机验证中实现核心态程序验证的方法。该方法包括：a)在指令模版中添加异常处理相关的约束；b)对指令级随机验证产生引擎进行改进；c)在指令级处理器模拟器中加入核心态指令的执行机制，设置寄存器，在系统运行核心态指令时提供正确结果；d)在指令过滤器中加入步骤a)中所添加的异常处理相关的约束的过滤装置；e)在仿真环境中加入异常监测逻辑和控制寄存器更新逻辑；f)在仿真环境提供的存储器中预存异常处理程序。本发明具有验证全面、验证效率高的优点。
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公开(公告)号：CN1716226A
公开(公告)日：2006-01-04
申请号：CN200410009284.7
申请日：2004-06-30
Applicant: 中国科学院计算技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种使64位处理器兼容32位桥接芯片的系统及转换装置，该系统包括64位处理器、32位桥接芯片和一个转换装置，该转换装置包括64位处理器系统接口模块、64－32位系统总线命令转换电路、64－32位系统总线地址/数据转换电路、32－64位系统总线数据转换电路、32位处理器系统接口模块。该系统还可以包括一片外CACHE，相应的所述的转换装置则包括一个与CACHE连接的片外CACHE控制模块。采用的本发明的转换装置后，当64位MIPS处理器工作于32位模式下的时候，可使64位处理器兼容32位桥接芯片，从而降低了成本。本发明的转换装置还为32位MIPS桥接芯片提供了对处理器片外CACHE的支持，充分发挥了64位MIPS处理器的性能。
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公开(公告)号：CN1152312C
公开(公告)日：2004-06-02
申请号：CN01135046.6
申请日：2001-11-16
Applicant: 中国科学院计算技术研究所
Abstract: 硬件支持的攻击防范方法，包括步骤：CPU在存储管理部件中提供段粒度和页粒度硬件支持，控制某个地址是否可执行；操作系统提供一个设置可执行地址限制范围的系统调用接口，供应用程序控制自己的可执行地址范围；操作系统提供一个系统程序，给二进制程序直接提供可执行地址限制，避免修改源代码和重新编译。在本发明中，CPU在存储管理部件提供控制进程虚地址可执行权限的能力；操作系统利用这种能力，实现对进程可执行地址范围的控制；操作系统提供系统调用接口，供应用程序控制自己的可执行地址范围；操作系统还提供一个系统程序，它可以直接限制二进制程序运行时的可执行地址范围。既增大了能够防范的攻击的范围，又较好地解决了应用兼容性问题。
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