公开(公告)号：CN1841741A

公开(公告)日：2006-10-04

申请号：CN200610004208.6

申请日：2006-01-28

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  大川重明 ,  中谷清史 ,  高桥利幸

IPC: H01L27/04 ,  H01L29/78

Abstract: 一种半导体装置，在现有的半导体装置中，在施加有高电位的配线层在分离区域上面交叉的区域存在在该分离区域耐压劣化的问题。在本发明的半导体装置中，在衬底(2)上堆积外延层(3)，在被分离区域(4)区分的区域形成有LDMOSFET1。在与漏极电极(16)连接的配线层(18)于分离区域(4)上面交叉的区域，在配线层(18)下方形成有接地电位的导电屏极(24)和浮置状态的导电屏极(25)。根据该结构，在配线层(18)下方，分离区域(4)附近的电场被缓和，LDMOSFET1的耐压特性提高。

公开(公告)号：CN1213474C

公开(公告)日：2005-08-03

申请号：CN01135723.1

申请日：2001-09-07

Applicant: 三洋电机株式会社

Inventor： 高田忠良 ,  北村修 ,  大川重明 ,  畑博嗣 ,  藤沼近雄

IPC: H01L21/822 ,  H01L21/331

CPC classification number: H01L21/76297 ,  H01L21/76264 ,  H01L21/8228 ,  H01L21/84 ,  H01L27/1203

Abstract: 本发明在NPN晶体管和纵型PNP晶体管的介质隔离型的互补型双极型晶体管中提供实现晶体管的高耐压化用的一种半导体集成电路装置的制造方法。在形成本发明的半导体集成电路装置的集电区和集电极引出区时，在每个外延层中同时形成集电区的埋入层和集电极引出区的埋入层。然后，使各自的埋入层扩散并使其连接，刻蚀成V槽型。由此，同时形成已被厚膜化的集电区和集电极引出区，实现了高耐压化的半导体集成电路装置。

公开(公告)号：CN1361552A

公开(公告)日：2002-07-31

申请号：CN01133842.3

申请日：2001-12-25

Applicant: 三洋电机株式会社

Inventor： 大川重明 ,  大古田敏幸

IPC: H01L27/06 ,  H01L21/82

CPC classification number: H01L29/66272 ,  H01L27/0664 ,  H01L29/0821 ,  H01L29/8611

Abstract: 本发明的目的是在内装适用于输出晶体管保护的消弧二极管的半导体集成电路装置中对使二极管元件截止时的耐压大幅度地提高的二极管元件进行高效率的集成化。在该半导体集成电路装置中,通过使形成为正极区域的P+型第1埋入层35和形成为负极区域的N+型扩散区域41在深度方向上隔开形成,当在二极管元件21上施加了反向偏置电压时,可以在由PN结的第1和第2外延层25、26构成的N型区域上得到宽幅的过渡层形成区域并由所形成的该过渡层确保耐压,从而能够抑制由击穿电流造成的内部元件损坏。