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公开(公告)号：CN1963949A
公开(公告)日：2007-05-16
申请号：CN200610144708.X
申请日：2006-11-07
Applicant: 三星电子株式会社
CPC classification number: G11C5/145 , G11C5/143 , G11C7/12 , G11C11/5678 , G11C13/0004 , G11C13/0026 , G11C13/004 , G11C2013/0057 , G11C2213/72
Abstract: 在一个方面，一种非易失性半导体存储装置，包括相变存储单元阵列，其包括多个字线、多个位线、多个相变存储单元，其中每个相变存储单元包括串联在相变存储单元阵列的该多个字线和位线之中的字线和位线之间的相变阻抗元件和二极管。该方面的存储装置还包括：读出结点，其选择性地连接到相变存储单元阵列的位线；提升电路，其生成大于内部电源电压的提升电压；预充电和偏置电路，其由提升电压驱动以预充电和偏置该读出结点；以及读出放大器，其连接到该读出结点。该提升电压可以等于或大于该内部电源电压和每个相变存储单元的二极管的阈值电压之和。
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公开(公告)号：CN1959847A
公开(公告)日：2007-05-09
申请号：CN200610144770.9
申请日：2006-09-08
Applicant: 三星电子株式会社
CPC classification number: G11C13/0038 , G11C13/0004 , G11C13/004 , G11C13/0069 , G11C2013/009 , G11C2213/72
Abstract: 一种相变随机存取存储器设备包括含有多个相变存储器单元的存储器阵列，每个相变存储器单元都包括相变材料和二极管，多个将位线连接到相应数据线的列选择晶体管，所述位线被连接到相变存储器单元，以及将数据线连接到读出放大器单元的控制节点。在写操作模式时，通过提升第一电压获得的控制电压被分别施加到控制节点以及列选择晶体管的栅极，地电压被施加到所选择的一个相变存储器单元的字线。在待机模式时，连接到存储器阵列的相变存储器单元的字线和位线被维持在同一电压。
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公开(公告)号：CN1637950A
公开(公告)日：2005-07-13
申请号：CN200510004106.X
申请日：2005-01-06
Applicant: 三星电子株式会社
IPC: G11C16/04 , H01L27/115
CPC classification number: G11C11/404
Abstract: 一种非易失性存储设备，包括：一条位线、一对数据线和多个可伸缩二晶体管存储(STTM)单元。该存储单元在一对数据线间排列，以便共享位线。该存储单元还包括一个数据线选择电路和一个感测放大电路。数据线选择电路选择一对数据线中的一个，感测放大电路对位线和选择的数据线间的电压差进行感测和放大。增加了操作速度，同时改进了设备单元阵列结构。
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公开(公告)号：CN110390388B
公开(公告)日：2024-09-10
申请号：CN201811405971.9
申请日：2018-11-23
Applicant: 三星电子株式会社
IPC: G06N3/063 , H01L23/498 , H01L23/535 , H01L23/48
Abstract: 提供了具有三维堆叠结构的神经形态电路和包括该神经形态电路的半导体装置。半导体装置包括包含一个或更多个突触核心的第一半导体层，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上并包括一个或更多个突触核心。形成至少一个贯通电极，信息通过所述至少一个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。
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公开(公告)号：CN110390388A
公开(公告)日：2019-10-29
申请号：CN201811405971.9
申请日：2018-11-23
Applicant: 三星电子株式会社
IPC: G06N3/063 , H01L23/498 , H01L23/535 , H01L23/48
Abstract: 提供了具有三维堆叠结构的神经形态电路和包括该神经形态电路的半导体装置。半导体装置包括包含一个或更多个突触核心的第一半导体层，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上并包括一个或更多个突触核心。形成至少一个贯通电极，信息通过所述至少一个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。
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Patent Agency Ranking
公开(公告)号：CN101369457B
公开(公告)日：2013-04-24
申请号：CN200810129754.1
申请日：2008-08-14
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C11/5678 , G11C13/0004 , G11C13/004 , G11C13/0061 , G11C13/0064 , G11C13/0069 , G11C2013/0054 , G11C2013/0071 , G11C2013/0078 , G11C2013/0092 , G11C2211/5622 , G11C2211/5641 , G11C2213/72 , G11C2213/79
Abstract: 将具有三级非易失存储单元的非易失存储装置的设备和操作方法用于在非易失存储单元中存储多于一位的数据。另外，通过写校验操作可以选择性地写入数据，由此提高写操作可靠性。操作方法包括提供具有第一到第三非易失存储单元的存储单元阵列，其中每一个存储单元能够存储分别与第一到第三电阻级对应的第一数据到第三数据之中的一个。每一个电阻级彼此不同。在写操作的第一间隔期间，分别将第一和第三数据写入第一和第三非易失存储单元中。在写操作的第二间隔期间将第二数据写入第二非易失存储单元中。
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公开(公告)号：CN101140802B
公开(公告)日：2012-06-13
申请号：CN200710149028.1
申请日：2007-09-04
Applicant: 三星电子株式会社
IPC: G11C11/56
CPC classification number: G11C13/0064 , G11C11/5678 , G11C13/0004 , G11C13/0069 , G11C2013/0078
Abstract: 在相变随机访问存储器(PRAM)设备中，利用多个编程循环，将数据编程到所选存储单元中。在每个编程循环中，在连续的时隙中，进行对包括所选存储单元的单元组的划分编程操作。
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公开(公告)号：CN1921013B
公开(公告)日：2012-04-25
申请号：CN200610132286.4
申请日：2006-08-10
Applicant: 三星电子株式会社
CPC classification number: G11C11/5678 , G11C13/0004 , G11C13/0023 , G11C13/0026 , H01L27/2409 , H01L27/2436
Abstract: 一种相位变化随机访问存储装置，包括连接到写电路和读电路的全局位线；多条局部位线，其中每条被连接到多个相位变化存储单元；以及多个列选择晶体管，选择性地将该全局位线连接到多条局部位线中的每一条。每个列选择晶体管具有取决于与该写电路和该读电路距离的电阻。
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公开(公告)号：CN1963949B
公开(公告)日：2011-04-27
申请号：CN200610144708.X
申请日：2006-11-07
Applicant: 三星电子株式会社
CPC classification number: G11C5/145 , G11C5/143 , G11C7/12 , G11C11/5678 , G11C13/0004 , G11C13/0026 , G11C13/004 , G11C2013/0057 , G11C2213/72
Abstract: 在一个方面，一种非易失性半导体存储装置，包括相变存储单元阵列，其包括多个字线、多个位线、多个相变存储单元，其中每个相变存储单元包括串联在相变存储单元阵列的该多个字线和位线之中的字线和位线之间的相变阻抗元件和二极管。该方面的存储装置还包括：读出结点，其选择性地连接到相变存储单元阵列的位线；提升电路，其生成大于内部电源电压的提升电压；预充电和偏置电路，其由提升电压驱动以预充电和偏置该读出结点；以及读出放大器，其连接到该读出结点。该提升电压可以等于或大于该内部电源电压和每个相变存储单元的二极管的阈值电压之和。
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公开(公告)号：CN1897156B
公开(公告)日：2010-05-12
申请号：CN200610105889.5
申请日：2006-07-13
Applicant: 三星电子株式会社
CPC classification number: G11C13/0038 , G11C5/145 , G11C11/5678 , G11C13/0004 , G11C13/0069 , G11C2013/009
Abstract: 一个方面的一种相变存储器件包括：包含多个相变存储单元的存储阵列；写升压电路；和写驱动器。写升压电路在第一操作模式中响应于控制信号升高第一电压并且输出第一控制电压，并且在第二操作模式和第三操作模式中响应于控制信号升高第一电压并输出第二控制电压。在第一操作模式中，写驱动器由第一控制电压驱动，并且将数据写到存储阵列的所选存储单元中。
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