-
公开(公告)号：CN110023915A
公开(公告)日：2019-07-16
申请号：CN201780073300.4
申请日：2017-11-20
Applicant: ARM有限公司
Inventor： 乔纳森·柯蒂斯·比尔德
IPC: G06F12/02
Abstract: 数据处理系统的存储器系统包括一个或多个存储设备以及用于在多个存储区域的存储区域之间移动数据的数据重排引擎。该数据重排引擎被配置为响应于由数据处理系统的主机处理单元指定的重新排列而将存储在源存储区域中的非连续地址处的数据重新排列到目的地区域中的连续地址。重新排列的数据的描述保存在元数据存储区域中。重新排列的数据可以由一个或多个主机处理单元访问。可以通过使用布隆过滤器等来减少从目的地到源区域的数据回写。
-
公开(公告)号：CN109997113A
公开(公告)日：2019-07-09
申请号：CN201780072060.6
申请日：2017-11-09
Applicant: ARM有限公司
Inventor： 柯蒂斯·格伦·邓纳姆 , 乔纳森·柯蒂斯·比尔德 , 罗克萨娜·鲁西托鲁
IPC: G06F9/48 , G06F9/46 , G06F12/0815
Abstract: 数据处理装置，包括：一个或多个互连的处理元件；每个处理元件被配置为执行程序任务的处理指令；每个处理元件被配置为在由该处理元件执行程序任务之后，保存与该程序任务有关的上下文数据；并且在恢复程序任务的执行时，加载由该处理元件或所述处理元件中的另一处理元件先前保存的上下文数据；每个处理元件具有相应的关联格式定义数据，以定义一组或多组数据项以包含在所述上下文数据中；所述装置包括格式选择电路，所述格式选择电路将每个所述处理元件的所述格式定义数据传送给所述处理元件中的其他处理元件，并且响应于每个所述处理元件的所述格式定义数据，确定一组公共数据项以包含在所述上下文数据中。
-
公开(公告)号：CN109997112A
公开(公告)日：2019-07-09
申请号：CN201780072016.5
申请日：2017-11-09
Applicant: ARM有限公司
Inventor： 柯蒂斯·格伦·邓纳姆 , 乔纳森·柯蒂斯·比尔德 , 罗克萨娜·鲁西托鲁
IPC: G06F9/46 , G06F9/48 , G06F9/54 , G06F12/0815
Abstract: 数据处理装置包括：一个或多个互连的处理元件，每个互连的处理元件被配置为执行程序任务的处理指令；相干存储器电路，该相干存储器电路存储能够由每个所述处理元件访问的一个或多个数据副本，使得由一个处理元件写入所述相干存储器电路中的存储器地址的数据与由所述处理元件中的另一处理元件从所述相干存储电路中的该存储器地址读取的数据一致；所述相干存储器电路包括用于存储能够由所述处理元件访问的数据的存储器区域，所述数据定义程序任务的一个或多个属性以及与执行该程序任务的最新实例相关联的上下文数据；该装置包括调度电路，该调度电路用于响应于由存储在所述存储器区域中的与任务对应的数据定义的一个或多个属性，由处理元件调度该任务的执行；并且执行程序任务的每个处理元件被配置为响应于对该程序任务的执行来修改所述属性中与该程序任务对应的一个或多个属性。
-
公开(公告)号：CN109313554A
公开(公告)日：2019-02-05
申请号：CN201780032597.X
申请日：2017-03-16
Applicant: ARM有限公司
Inventor： 乔纳森·柯蒂斯·比尔德 , 温迪·埃尔萨瑟 , 埃里克·范·赫森伯根 , 斯蒂芬·迪斯特尔霍斯特
Abstract: 一种用于执行指令的数据处理设备及其操作方法。所述设备包括一个或多个主机处理器，每个主机处理器具有第一处理单元和多级存储器系统。所述存储器系统的一个或多个级紧密耦合到对应的第二处理单元。至少一个主机处理器包括指令调度器，所述指令调度器根据处理单元的可用性以及在执行指令时在所述存储器系统内要使用的数据的位置选择地将指令路由到第一处理单元和第二处理单元中的至少一个。
-
公开(公告)号：CN110892387B
公开(公告)日：2024-03-12
申请号：CN201880046396.X
申请日：2018-07-05
Applicant: ARM有限公司
Inventor： 乔纳森·柯蒂斯·比尔德 , 罗克萨娜·鲁西托鲁 , 柯蒂斯·格伦·邓纳姆
IPC: G06F12/0817 , G06F12/1036 , G06F12/1081
Abstract: 一种用于数据处理网络的节点的存储器节点控制器，所述网络包括至少一个计算设备和至少一个数据资源，每个数据资源通过物理地址来寻址。所述节点被配置为将所述至少一个计算设备与所述至少一个数据资源耦合。所述数据处理网络的元件经由系统地址空间来寻址。所述存储器节点控制器包括：到所述至少一个数据资源的第一接口；到所述至少一个计算设备的第二接口；以及系统地址到物理地址转换器缓存，所述系统地址到物理地址转换器缓存被配置为将所述系统地址空间中的系统地址转换为所述至少一个数据资源的物理地址空间中的物理地址。
-
Patent Agency Ranking
公开(公告)号：CN109196489B
公开(公告)日：2023-11-17
申请号：CN201780032617.3
申请日：2017-03-16
Applicant: ARM有限公司
Inventor： 乔纳森·柯蒂斯·比尔德 , 温迪·埃尔萨瑟 , 王世波
Abstract: 本申请公开了用于在非均匀计算装置中重排序的方法和设备。一种数据处理设备包括多级存储器系统、一个或多个第一处理单元以及一个或多个第二处理单元，每个第二处理单元在第二级处耦合到存储器系统。第一重排序缓冲器在第一和第二处理单元执行指令期间维持数据顺序，第二重排序缓冲器在由相关联的第二处理单元执行指令期间维持数据顺序。第一重排序缓冲器中的条目根据指示符位被配置为单个指令的条目或指向第二重排序缓冲器中的条目的指针。第二重排序缓冲器中的条目包括指令块开始地址和结束地址以及输入和输出寄存器的指示符。
-
公开(公告)号：CN109983440B
公开(公告)日：2023-07-25
申请号：CN201780072063.X
申请日：2017-11-09
Applicant: ARM有限公司
Inventor： 柯蒂斯·格伦·邓纳姆 , 乔纳森·柯蒂斯·比尔德 , 罗克萨娜·鲁西托鲁
IPC: G06F9/46 , G06F9/48 , G06F12/0815
Abstract: 数据处理装置包括：一组两个或更多个处理元件，被配置来执行程序任务的处理指令；所述处理元件被配置为提供与由该处理元件执行程序任务有关的上下文数据；并且在恢复对程序任务的执行时，接收由该处理元件或另一处理元件提供的上下文数据；其中，用于执行程序任务的所述组中的下一处理元件被配置为：从前一处理元件接收所述上下文数据的第一子集来执行该程序任务，并且使用所述上下文数据的所述第一子集开始执行该程序任务；并且其中，所述下一处理元件被配置为：在该处理元件执行所述程序任务期间接收所述上下文数据的剩余的第二子集的一个或多个项。
-
公开(公告)号：CN109313554B
公开(公告)日：2023-03-07
申请号：CN201780032597.X
申请日：2017-03-16
Applicant: ARM有限公司
Inventor： 乔纳森·柯蒂斯·比尔德 , 温迪·埃尔萨瑟 , 埃里克·范·赫森伯根 , 斯蒂芬·迪斯特尔霍斯特
Abstract: 一种用于执行指令的数据处理设备及其操作方法。所述设备包括一个或多个主机处理器，每个主机处理器具有第一处理单元和多级存储器系统。所述存储器系统的一个或多个级紧密耦合到对应的第二处理单元。至少一个主机处理器包括指令调度器，所述指令调度器根据处理单元的可用性以及在执行指令时在所述存储器系统内要使用的数据的位置选择地将指令路由到第一处理单元和第二处理单元中的至少一个。
-
公开(公告)号：CN109196485B
公开(公告)日：2023-03-07
申请号：CN201780032598.4
申请日：2017-03-16
Applicant: ARM有限公司
Inventor： 乔纳森·柯蒂斯·比尔德 , 温迪·埃尔萨瑟 , 斯蒂芬·迪斯特尔霍斯特
IPC: G06F12/08 , G06F12/0811
Abstract: 数据处理设备包括具有第一处理单元的一个或多个主机处理器、具有第二处理单元的一个或多个缓存、具有第三处理单元的非缓存存储器以及能够操作用于在执行指令程序期间维持数据顺序的重排序缓冲器。指令调度器将指令路由到处理单元。由控制逻辑维持数据一致性，该控制逻辑阻止除了所选处理单元之外的处理单元对所选处理单元使用的数据位置的访问，直到从所述重排序缓冲器释放与所述数据位置相关联的数据。如果存储在缓存中的数据已经处于修改状态，则将该数据写入存储器，否则将状态设置为修改状态。存储器控制器可以用于限制对要在上面操作的存储器位置的访问。
-
公开(公告)号：CN115427936A
公开(公告)日：2022-12-02
申请号：CN202180029022.9
申请日：2021-03-04
Applicant: ARM有限公司
Inventor： 乔纳森·柯蒂斯·比尔德 , 詹姆师德·加拉 , 柯蒂斯·格伦·邓纳姆 , 罗克萨娜·鲁西托鲁
IPC: G06F12/0813 , G06F12/0817 , G06F12/084 , G06F12/0868
Abstract: 本公开提供了一种包括一组数据处理节点的电路，该一组数据处理节点包括：两个或更多个主控节点，该两个或更多个主控节点各自具有保持来自主存储器的数据项的副本的相应存储电路，数据项的每个副本与指示标识信息相关联以指示相应副本的一致性状态，该指示标识信息被配置为至少指示该副本的更新时间是否比由该主存储器保持的该数据项新；主节点，该主节点用于对数据访问操作进行序列化并控制由该一组数据处理节点保持的数据项之间的一致性，使得写入到存储器地址的数据与响应于后续访问请求从该存储器地址读取的数据一致；以及一个或多个从节点，该一个或多个从节点包括该主存储器；其中：该一组数据处理节点中的请求节点被配置为关于给定存储器地址处的给定数据项的副本将条件请求传送到该一组数据处理节点中的目标节点，该条件请求与执行条件相关联并且是将该给定数据项的该副本写入到该数据处理节点中的目的节点的请求；并且响应于该条件请求，该目标节点被配置为：(i)当该执行条件的结果为成功时，将该数据项写入到该目的节点并且将完成成功指示标识传送到该请求节点；以及(ii)当该执行条件的该结果为失败时，将完成失败指示标识传送到该请求节点。
-
-
-
-
-
-
-
-
-
Search Results
34
records
(took 0.022 seconds)
