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公开(公告)号：CN103763552B
公开(公告)日：2015-07-22
申请号：CN201410052909.1
申请日：2014-02-17
Applicant: 福州大学
Abstract: 本发明涉及一种基于视觉感知特性的立体图像无参考质量评价方法，首先对图像运用视觉显著度模型算法选取人眼关注的区域；接着，对关注区域利用左右视图提取表征立体视觉信息的深度图作为评价依据；然后，对该区域的深度值做特征统计处理，并且在这一过程考虑了人眼深度敏感特性对深度感的影响；最后，结合时域的特征信息计算视频序列深度质量值。本发明方法较传统方法结果精度有较大提高，且具有较高的深度图生成效率，在立体感质量评价模型中增加表示深度级影响人眼深度敏感性的权重因子，对立体图像质量具有更准确的评价。
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公开(公告)号：CN103297773A
公开(公告)日：2013-09-11
申请号：CN201310164495.7
申请日：2013-05-07
Applicant: 福州大学
Abstract: 本发明涉及一种基于JND模型的图像编码方法，在完成图像的DCT变换后，由量化、反量化重构、JND阈值估计和增强量化器四个部分组成的模块进一步增加量化步长，去除视觉冗余，在保持图像视觉质量不变的情况下减少压缩码率，提高编码效率。该方法能根据用户对压缩码率的需要准确跟踪压缩图像的质量，提供精确的JND阈值来设计量化增强值。此外，本发明改进的JND阈值估计方法使编码端不需要增加额外的比特开销，设计的编码器产生的码流保持与JPEG编码标准的兼容。
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公开(公告)号：CN102158747B
公开(公告)日：2012-12-26
申请号：CN201010583110.7
申请日：2010-12-11
Applicant: 福州大学
IPC: H04N21/266 , H04L9/06
Abstract: 本发明涉及一种加扰器随机控制字生成装置，包括外部存储器（11）、FPGA硬件电路（10），其特征在于：由SDRAM、FLASH构成的作为内嵌微处理器101的存储空间及运行空间的外部存储器（11）与FPGA硬件电路（10）内的嵌入微处理器101的数据端和控制端相连接，FPGA硬件电路（10）内的用于实现软件产生随机数的内嵌微处理器101输出信号，经过用于滤取预置指令并启动伪随机序列发生器的指令分析器102后输出给伪随机序列发生器103模块，伪随机序列发生器将随机产生加扰器控制字。该装置及随机控制字生成方法，把随机变量与多重伪随机技术相结合，可以实现在任何一次开机，不会出现重复的随机序列，可应用于各种数字码流的加扰系统中。
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公开(公告)号：CN114205614B
公开(公告)日：2023-08-04
申请号：CN202111545047.2
申请日：2021-12-16
Applicant: 福州大学
IPC: H04N19/436 , H04N19/593 , H04N19/11 , H04N19/61 , H04N19/117
Abstract: 本发明涉及一种基于HEVC标准的帧内预测模式并行硬件方法。该方法通过合理分配模式并行的方案，在硬件实现的过程中可以降低硬件复杂度，节省硬件资源，在流水线设计下，在5500个时钟周期内就能完成一个CTU的帧内预测。
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公开(公告)号：CN114205622A
公开(公告)日：2022-03-18
申请号：CN202111546146.2
申请日：2021-12-16
Applicant: 福州大学
IPC: H04N19/593 , H04N19/42 , H04N19/147 , H04N19/61 , H04N19/11
Abstract: 本发明涉及一种基于HEVC标准的帧内预测的64x64 CU预处理方法。在进行64x64 CU的率失真代价计算时，跳过残差计算过程，直接使用4个32x32 CU的残差，来代替64x64 CU的残差。以减少残差计算需要的时间，达到加速帧内率失真优化的目的。同时，本发明还提供了一个对应的硬件设计框架，以帮助实现该发明的硬件设计。
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Patent Agency Ranking
公开(公告)号：CN108184127B
公开(公告)日：2020-06-12
申请号：CN201810039762.0
申请日：2018-01-13
Applicant: 福州大学
IPC: H04N19/625 , H04N19/42
Abstract: 本发明涉及一种可配置的多尺寸DCT变换硬件复用架构。包括：判决与数据重排模块，根据DCT变换的尺寸对输入复用架构的数据是否需要重新排列进行判决；K层蝶形数据处理模块，对经过判决与数据重排模块处理后的数据进行K层蝶形数据处理；末级向量内积模块，将最后一层蝶形数据处理模块输出的偶数位置数据向量与对应的核心矩阵系数进行相乘，相乘后的结果进行相加，然后输出。本发明用基于FPGA的数字逻辑硬件电路和基于ASIC的数字逻辑硬件电路分别实现，简单、有效、可重配置，可广泛应用于各种视频压缩编码标准中的多尺寸DCT变换。
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公开(公告)号：CN108184127A
公开(公告)日：2018-06-19
申请号：CN201810039762.0
申请日：2018-01-13
Applicant: 福州大学
IPC: H04N19/625 , H04N19/42
Abstract: 本发明涉及一种可配置的多尺寸DCT变换硬件复用架构。包括：判决与数据重排模块，根据DCT变换的尺寸对输入复用架构的数据是否需要重新排列进行判决；K层蝶形数据处理模块，对经过判决与数据重排模块处理后的数据进行K层蝶形数据处理；末级向量内积模块，将最后一层蝶形数据处理模块输出的偶数位置数据向量与对应的核心矩阵系数进行相乘，相乘后的结果进行相加，然后输出。本发明用基于FPGA的数字逻辑硬件电路和基于ASIC的数字逻辑硬件电路分别实现，简单、有效、可重配置，可广泛应用于各种视频压缩编码标准中的多尺寸DCT变换。
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公开(公告)号：CN104902293B
公开(公告)日：2017-11-17
申请号：CN201510307464.1
申请日：2015-06-08
Applicant: 福州大学
IPC: H04N21/258 , H04N21/466 , H04N21/6377
Abstract: 本发明涉及一种数字电视收视率统计管理系统及其实现方法，该系统包括复数个机顶盒、由一PC机和数据库组成的C/S架构以及由Web服务器与浏览器组成的B/S架构；所述机顶盒将收视数据通过网络传输至所述PC机，所述PC机对所述收视数据进行预处理并将处理后的数据存储至所述数据库中；所述数据库用以将存储的数据形成表格信息；所述Web服务器从所述数据库获取所需数据并进行DVB频道时段分析、DVB频道节目分析、VOD分析、收视率预测以及形成知识库，所述浏览器用以显示所述Web服务器的分析与预测结果。本发明结合官方的收视率统计指标并科学地对节目收视情况进行预测，统计分析覆盖面更加全面、统计更加实时准确，更符合数字时代的要求。
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公开(公告)号：CN104767999B
公开(公告)日：2017-11-17
申请号：CN201510191967.7
申请日：2015-04-22
Applicant: 福州大学
IPC: H04N19/147 , H04N19/149 , H04N19/61
Abstract: 本发明公开了一种基于失真测量的HEVC码率控制模型参数更新算法，本算法使用最小均方误差LMS方法迭代计算码率控制模型的α参数和β参数，设D表示经过压缩编码后的视频失真；R表示压缩后的码率，C和K是和视频序列特性相关的模型参数；C参数和K参数在进行一次迭代所使用的迭代步长分别为δC和δK，目标码率为R。R‑D码率失真模型以公式描述为：D(R)＝CR‑K，码率控制中，码率R和编码使用的拉格朗日乘子λ间关系表示为：迭代所用公式为：Cnew＝Cold×[1‑δC×(InDreal‑InDold)]Knew＝Kold+δK×[(InDreal‑InDold)×InRreal]αnew＝Cnew×Knewβnew＝‑Knew‑1本发明根据编码前后的视频特征进行迭代，通过对失真量的精确测量，来精确更新HEVC码率控制模型参数，从而获得更精确的码率控制效果。
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公开(公告)号：CN104185024B
公开(公告)日：2017-09-15
申请号：CN201410470959.1
申请日：2014-09-16
Applicant: 福州大学
IPC: H04N19/124 , H04N19/147 , H04N19/19 , H04N19/142
Abstract: 本发明涉及一种基于总码率与信息熵模型的HEVC量化参数优化方法设计，针对不同视频序列特征，在码率控制过程中使用总码率与信息熵模型调整HEVC编码过程中的量化参数QP，达到提高率失真性能与更精确码率控制的目的，并且不会对编码复杂度造成显著影响。所述的量化参数QP优化方法同样适用H.264/AVC，AVS等视频编码标准的QP计算。
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