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公开(公告)号：CN114205622B
公开(公告)日：2024-06-14
申请号：CN202111546146.2
申请日：2021-12-16
Applicant: 福州大学
IPC: H04N19/593 , H04N19/42 , H04N19/147 , H04N19/61 , H04N19/11
Abstract: 本发明涉及一种基于HEVC标准的帧内预测的64x64 CU预处理方法。在进行64x64 CU的率失真代价计算时，跳过残差计算过程，直接使用4个32x32 CU的残差，来代替64x64 CU的残差。以减少残差计算需要的时间，达到加速帧内率失真优化的目的。同时，本发明还提供了一个对应的硬件设计框架，以帮助实现该发明的硬件设计。
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公开(公告)号：CN114205614B
公开(公告)日：2023-08-04
申请号：CN202111545047.2
申请日：2021-12-16
Applicant: 福州大学
IPC: H04N19/436 , H04N19/593 , H04N19/11 , H04N19/61 , H04N19/117
Abstract: 本发明涉及一种基于HEVC标准的帧内预测模式并行硬件方法。该方法通过合理分配模式并行的方案，在硬件实现的过程中可以降低硬件复杂度，节省硬件资源，在流水线设计下，在5500个时钟周期内就能完成一个CTU的帧内预测。
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公开(公告)号：CN114205622A
公开(公告)日：2022-03-18
申请号：CN202111546146.2
申请日：2021-12-16
Applicant: 福州大学
IPC: H04N19/593 , H04N19/42 , H04N19/147 , H04N19/61 , H04N19/11
Abstract: 本发明涉及一种基于HEVC标准的帧内预测的64x64 CU预处理方法。在进行64x64 CU的率失真代价计算时，跳过残差计算过程，直接使用4个32x32 CU的残差，来代替64x64 CU的残差。以减少残差计算需要的时间，达到加速帧内率失真优化的目的。同时，本发明还提供了一个对应的硬件设计框架，以帮助实现该发明的硬件设计。
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公开(公告)号：CN114205614A
公开(公告)日：2022-03-18
申请号：CN202111545047.2
申请日：2021-12-16
Applicant: 福州大学
IPC: H04N19/436 , H04N19/593 , H04N19/11 , H04N19/61 , H04N19/117
Abstract: 本发明涉及一种基于HEVC标准的帧内预测模式并行硬件方法。该方法通过合理分配模式并行的方案，在硬件实现的过程中可以降低硬件复杂度，节省硬件资源，在流水线设计下，在5500个时钟周期内就能完成一个CTU的帧内预测。
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