公开(公告)号：CN115662950A

公开(公告)日：2023-01-31

申请号：CN202210774282.5

申请日：2022-07-01

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/77 ,  H01L27/12

Abstract: 本公开涉及一种制造半导体器件的方法。首先制备具有包括外围区域和中心区域的半导体衬底、绝缘层和半导体层的晶片。接下来，形成贯穿半导体层和绝缘层并到达半导体衬底内部的多个沟槽。接下来，利用绝缘膜填充多个沟槽中的每个沟槽的内部，使得形成多个元件隔离部分。接下来，在中心区域中，去除从抗蚀剂图案暴露的半导体层。形成用于去除中心区域中的半导体层的抗蚀剂图案的端部之中的最靠近半导体衬底的外边缘的端部，使得其位置比用于形成沟槽的抗蚀剂图案的端部之中的最靠近半导体衬底的外边缘的端部的位置更靠近半导体衬底的外边缘。

公开(公告)号：CN107026128B

公开(公告)日：2021-11-19

申请号：CN201710016857.6

申请日：2017-01-11

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/84 ,  H01L27/12 ,  H01L29/786 ,  H01L21/336

Abstract: 本公开涉及半导体装置的制造方法和半导体装置。将用作偏移间隔膜并且形成在偏移监测区域中的绝缘膜的厚度被管理为形成在SOTB晶体管STR的栅极电极的侧壁表面等之上的偏移间隔膜的厚度。当所测量的厚度在标准厚度的容差内时，设置标准注入能量和标准剂量。当所测量的厚度小于标准厚度时，设置分别低于其标准值的注入能量和剂量。当所测量的厚度大于标准厚度时，设置分别高于其标准值的注入能量和剂量。

公开(公告)号：CN110021523A

公开(公告)日：2019-07-16

申请号：CN201811449221.1

申请日：2018-11-28

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/28 ,  H01L29/423 ,  H01L27/11521 ,  H01L27/11568

Abstract: 本公开涉及一种制造半导体器件的方法，以用于提高半导体器件的可靠性。在制造半导体器件的方法中，氮被引入到衬底的表面中，并且牺牲膜在与存储器晶体管形成区域不同的场效应晶体管形成区域中的表面上被形成。之后，牺牲膜被移除以移除在场效应晶体管形成区域中衬底的表面中引入的氮。

公开(公告)号：CN104242926B

公开(公告)日：2019-02-22

申请号：CN201410244636.0

申请日：2014-06-04

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树 ,  岩松俊明

IPC: H03L7/099

Abstract: 本发明公开一种半导体集成电路器件，能够提高半导体集成电路器件的性能。作为电流监控电路，半导体集成电路器件具有由n沟道型的MISFET相互串联连接而成的电路。基于向p型的沟道型的MISFET施加基板偏压的状态下的速度监控电路的延迟时间，来确定向p沟道型的MISFET施加的基板偏压(Vbp)的电压值(Vbp1)。接下来，在将基板偏压(Vbp1)施加于电流监控电路的p沟道型的MISFET、且将基板偏压(Vbn)施加于电流监控电路的n沟道型的MISFET的状态下，基于在n沟道型的MISFET中流动的电流，来确定向n沟道型的MISFET施加的基板偏压(Vbn)的电压值(Vbn1)。

公开(公告)号：CN103579348B

公开(公告)日：2018-02-09

申请号：CN201310348825.8

申请日：2013-08-09

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  岩松俊明 ,  角村贵昭

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的课题是提高半导体装置的性能。使用包括衬底(SB1)上的绝缘层(BX)和绝缘层(BX)上的半导体层(SM1)的SOI衬底(SUB)来制造半导体装置。半导体装置包括：隔着栅极绝缘膜形成在半导体层(SM1)上的栅极电极、形成在栅极电极的侧壁上的侧壁间隔层、在半导体层(SM1)上外延生长的源极漏极用的半导体层(EP)、形成在半导体层(EP)的侧壁(EP1)上的侧壁间隔层(SW3)。

公开(公告)号：CN107026128A

公开(公告)日：2017-08-08

申请号：CN201710016857.6

申请日：2017-01-11

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/84 ,  H01L27/12 ,  H01L29/786 ,  H01L21/336

CPC classification number: H01L29/4983 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/265 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/76877 ,  H01L21/84 ,  H01L22/12 ,  H01L22/20 ,  H01L22/30 ,  H01L23/5226 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/66742 ,  H01L29/78621

Abstract: 本公开涉及半导体装置的制造方法和半导体装置。将用作偏移间隔膜并且形成在偏移监测区域中的绝缘膜的厚度被管理为形成在SOTB晶体管STR的栅极电极的侧壁表面等之上的偏移间隔膜的厚度。当所测量的厚度在标准厚度的容差内时，设置标准注入能量和标准剂量。当所测量的厚度小于标准厚度时，设置分别低于其标准值的注入能量和剂量。当所测量的厚度大于标准厚度时，设置分别高于其标准值的注入能量和剂量。

公开(公告)号：CN105552078A

公开(公告)日：2016-05-04

申请号：CN201510686587.0

申请日：2015-10-21

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L27/11

Abstract: 本发明提供一种半导体器件，在具有SRAM存储单元的半导体器件中谋求其可靠性的提高。具有SRAM存储单元(MC)的半导体器件在两个负载晶体管(Lo1、Lo2)和两个驱动晶体管(Dr1、Dr2)的下部设置有作为背栅而发挥功能的电独立的四个半导体区域(LPW、LNW、RNW、RPW)，对负载晶体管(Lo1、Lo2)和驱动晶体管(Dr1、Dr2)的阈值电压进行控制。而且，设置于两个负载晶体管(Lo1、Lo2)下部的两个n型半导体区域(LNW、RNW)之间通过p型半导体区域DPW而电分离。