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公开(公告)号：CN101951313A
公开(公告)日：2011-01-19
申请号：CN201010274971.7
申请日：2010-09-08
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明涉及一种基于FPGA的SFI4.1装置，该装置内用FPGA实现SFI4.1接口，通过SFI4.1接口分别连接FPGA器件与OTN系统中ASIC芯片，在ASIC芯片和FPGA器件上共用参考时钟REFCLK，且数据发送方向的发送时钟均直接采用参考时钟REFCLK，接收方向的接收时钟则直接采用随路时钟处理。本发明实现了高速源同步数据在FPGA器件内部的正确接收与发送，将OIF提出的串并行转换器与成帧器间并行接口(SFI4.1)采用FPGA器件的资源实现，便于在FPGA器件内部对采用SFI4.1传输的10G源同步并行总线信号进行处理，实际使用中增强了系统处理ODU2信号的灵活性，进一步满足了设备的实际要求，同时为今后的源同步接口设计提供技术积累。
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公开(公告)号：CN100578982C
公开(公告)日：2010-01-06
申请号：CN200510117292.8
申请日：2006-01-06
Applicant: 烽火通信科技股份有限公司
IPC: H04J3/08
Abstract: 本发明涉及一种传递ECC字节的方法以及传递系统，在接收端通过开销提取器对数据通信通路字节进行开销提取得到低速串行码流；不同线路的开销经过各自的缓存器转化为系统时钟读取的开销数据信号和随路的开销数据指示信号；经总线生成模块后通过总线传递多个线路的信号；在发送端通过总线开销提取单元后恢复各个线路的数据；通过开销插入器将恢复的低速的开销数据插入到高速的光线路上。本发明减少了背板连线，降低了背板设计难度，此外还减少了单板接口，降低了单板设计复杂度，并解决了DCC字节传递过程中的滑码问题，极大的降低了开发成本，提升了系统稳定性。
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公开(公告)号：CN101056145A
公开(公告)日：2007-10-17
申请号：CN200710110843.7
申请日：2007-06-12
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明公开了一种基于新型DCC处理技术的测试方法，该测试包括四个阶段。第一阶段：光接口卡上的DCC总线自己环回挂表测试；第二阶段：网元管理卡上经过DCC交叉分配后的环回测试；第三阶段：通过BMU通过HDLC处理芯片发包，在光路将DCC数据环回的测试；第四阶段：通过两个站的BMU用正常的网管程序观察两站通过DCC处理来传输DCC数据的正常性。通过上述四个阶段的测试既有利于查找问题又能确定新型DCC总线工作的正常性及稳定性，对新型DCC总线处理的正常性及稳定性进行测试。
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公开(公告)号：CN1767419A
公开(公告)日：2006-05-03
申请号：CN200510117292.8
申请日：2006-01-06
Applicant: 烽火通信科技股份有限公司
IPC: H04J3/08
Abstract: 本发明涉及一种传递ECC字节的方法以及传递系统，在接收端通过开销提取器对数据通信通路字节进行开销提取得到低速串行码流；不同线路的开销经过各自的缓存器转化为系统时钟读取的开销数据信号和随路的开销数据指示信号；经总线生成模块后通过总线传递多个线路的信号；在发送端通过总线开销提取单元后恢复各个线路的数据；通过开销插入器将恢复的低速的开销数据插入到高速的光线路上。本发明减少了背板连线，降低了背板设计难度，此外还减少了单板接口，降低了单板设计复杂度，并解决了DCC字节传递过程中的滑码问题，极大地降低了开发成本，提升了系统稳定性。
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公开(公告)号：CN114172493B
公开(公告)日：2024-11-26
申请号：CN202111421100.8
申请日：2021-11-26
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明公开了一种频率锁定的判断方法及电路，涉及电子电路技术领域，所述判断方法包括：步骤S10，根据参考时钟信号和待测时钟信号分别生成计数信号和分频时钟信号；步骤S20，根据参考时钟信号、计数信号和分频时钟信号生成具有相位差的两个再生时钟信号；步骤S30，根据参考时钟信号分别对两个再生时钟信号进行计数；步骤S40，根据计数结果判断待测时钟信号是否锁定参考时钟信号。本发明根据计数信号和分频时钟信号生成具有相位差的两个再生时钟信号，再根据参考时钟信号分别对两个再生时钟信号进行计数，最后根据计数结果判断待测时钟信号是否锁定参考时钟信号，规避参考时钟信号采样待测时钟信号的分频时钟信号存在亚稳态而导致计数异常的问题。
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Patent Agency Ranking
公开(公告)号：CN114745774B
公开(公告)日：2023-05-12
申请号：CN202210260389.8
申请日：2022-03-16
Applicant: 烽火通信科技股份有限公司
IPC: H04W56/00
Abstract: 本申请涉及一种集中式时间同步方法、装置、设备及可读存储介质，涉及时间同步技术领域，通过主时钟设备线卡和从时钟设备线卡对同步报文和时延请求报文进行打时戳，并通过线卡所打的时戳进行设备内的驻留时间的计算，再基于线卡所打的时戳与设备内的驻留时间计算修正域，根据修正域与线卡所打的时戳即可进行时间同步调整；由于本申请中的驻留时间指的是线卡中的驻留时间，即在一块板卡上就可实现驻留时间的计算，而同一板卡中所用的时钟很容易就可做到严格同步，减小了时间同步的难度并提升了时间同步的精度；且计算同一块板卡上的驻留时间比不同板卡上的驻留时间所经过的路径要短一些，受干扰和不确定性也少一些，有利于提高时间同步的性能。
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公开(公告)号：CN114745774A
公开(公告)日：2022-07-12
申请号：CN202210260389.8
申请日：2022-03-16
Applicant: 烽火通信科技股份有限公司
IPC: H04W56/00
Abstract: 本申请涉及一种集中式时间同步方法、装置、设备及可读存储介质，涉及时间同步技术领域，通过主时钟设备线卡和从时钟设备线卡对同步报文和时延请求报文进行打时戳，并通过线卡所打的时戳进行设备内的驻留时间的计算，再基于线卡所打的时戳与设备内的驻留时间计算修正域，根据修正域与线卡所打的时戳即可进行时间同步调整；由于本申请中的驻留时间指的是线卡中的驻留时间，即在一块板卡上就可实现驻留时间的计算，而同一板卡中所用的时钟很容易就可做到严格同步，减小了时间同步的难度并提升了时间同步的精度；且计算同一块板卡上的驻留时间比不同板卡上的驻留时间所经过的路径要短一些，受干扰和不确定性也少一些，有利于提高时间同步的性能。
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公开(公告)号：CN107147379B
公开(公告)日：2020-08-04
申请号：CN201710284086.9
申请日：2017-04-26
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明公开了一种基于FPGA的边沿检测方法、系统及时钟数据恢复电路，涉及通信技术领域。本方法包括以下步骤：使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，上升沿脉冲信号包括若干个上升沿脉冲，下降沿脉冲信号包括若干个下降沿脉冲；分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；当M‑N大于设定的阈值时，判定上升沿脉冲为有效的上升沿脉冲，当N‑M大于阈值时，判定下降沿脉冲为有效的下降沿脉冲。本发明能检测出有效的上升沿脉冲和下降沿脉冲，提高数据信号采样的准确性和可靠性。
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公开(公告)号：CN105227544A
公开(公告)日：2016-01-06
申请号：CN201510560581.9
申请日：2015-09-06
Applicant: 烽火通信科技股份有限公司
IPC: H04L29/06
CPC classification number: H04L69/08
Abstract: 本发明公开了一种实现不同协议报文转换的装置及方法，该装置包括：第一XAUI器件和第二XAUI器件用于将从接收的协议一、协议二报文数据流解成第一、第二数据字节或控制字符；或将第二、第一数据字节或控制字符转换成协议二、协议一报文数据流发送；协议一净荷抽取器件和协议二净荷抽取器件用于抽取第一、第二数据字节或控制字符的净荷数据和通道信息；净荷协议二成帧器件和净荷协议一成帧器件用于将协议一、协议二净荷抽取器件抽取的净荷数据和通道信息按协议二和协议一的数据报文格式组帧，输出第二、第一数据字节或控制字符。本发明通过对初始报文中净荷数据和通道信息的提取、重组，实现了不同协议报文的转换，增加方案的可选性，实现利益最大化。
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公开(公告)号：CN102413389A
公开(公告)日：2012-04-11
申请号：CN201110401576.5
申请日：2011-12-06
Applicant: 烽火通信科技股份有限公司
IPC: H04Q11/00
Abstract: 本发明涉及一种80G容量异步ODU0的交叉实现方法，首先构建64路ODU0的同步化处理单元和64路同步化处理后的ODU0信号交叉输出模块，所述同步化处理单元中包括64个同步处理模块，完成64路并行ODU0信号的同步化，所述64路并行ODU0信号为64路异步ODU0信号，将所有异步信号变为同一时钟域的信号，共64组信号，全部同步在时钟REF_CLK上，REF_CLK是本地参考时钟，也是所有ODU0信号需要同步输出的时钟，然后在这一时钟域进行全交叉处理，最后将全交叉的数据经过后端成帧处理后数据输出。本发明在FPGA器件中可以方便的设计出大容量异步ODU0的交叉功能，提供了一种大容量异步ODU0交叉在FPGA器件中实现的方法，从而使得设备具备大容量ODU0的交叉功能。
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