公开(公告)号：CN1501403A

公开(公告)日：2004-06-02

申请号：CN03178659.6

申请日：2003-07-18

Applicant: 株式会社瑞萨科技

Inventor： 日高秀人

IPC: G11C11/15 ,  G11C7/00

CPC classification number: G11C7/1048

Abstract: 分别设置当读出数据时，用于使数据线(DB、/DB)的电压电平变化的电容(Cda、Cdb)。又，设置与电容(Cda、Cdb)电耦合的信号线(φku)。电容(Cda、Cdb)通过电容耦合与信号线(φku)的电压电平相应地对数据线(DB、/DB)进行充电。因此，能够在早期对数据线(DB、/DB)实施充电，从而能够实施高速的数据读出。

公开(公告)号：CN100380520C

公开(公告)日：2008-04-09

申请号：CN03178662.6

申请日：2003-07-18

Applicant: 株式会社瑞萨科技

Inventor： 日高秀人

IPC: G11C11/15

CPC classification number: G11C11/15

Abstract: 包括配置有多个存储单元的存储单元阵列(100及200)，存储单元阵列(100及200)被分割为可分别独立地选择为数据写入对象的多个区域(100，200)；还包括分别对应于多个区域(100，200)而设置的多个电流供给部(10，I1，LE1及20，I2，LE2)。多个电流供给部(10，I1，LE1及20，I2，LE2)分别在多个区域(100，200)中的对应的区域被选择为数据写入对象的情况下被激活，向对应的区域供给数据写入电流；多个区域(100，200)分别包含分别对应于多个存储单元的规定单位而配置的多个写入选择线(L1)。从多个电流供给部(10，I1，LE1及20，I2，LE2)中的对应的1个向多个写入选择线(L1)选择性地供给数据写入电流。

公开(公告)号：CN100361229C

公开(公告)日：2008-01-09

申请号：CN03133130.0

申请日：2003-07-21

Applicant: 株式会社瑞萨科技

Inventor： 日高秀人

IPC: G11C11/15 ,  G11C7/00

CPC classification number: G11C11/16

Abstract: 将数据写入电流供给写入数位线(WDL)的激励晶体管(35)，配置在其栅长方向与写入数位线(WDL)相同的方向上。再有，在写入数位线(WDL)中，在对应于存储单元的配置区域的正常部分(93)和电源布线(90)之间，设置布线截面积大于正常部分(93)的加强部分(95)。依据这样的配置，能够避免依赖于激励晶体管尺寸的存储单元的配置间距的扩大，实现芯片面积的小型化，同时可避免写入数位线(WDL)上的局部电流密度的增大，改善动作的可靠性。

公开(公告)号：CN101000797A

公开(公告)日：2007-07-18

申请号：CN200710002243.9

申请日：2007-01-10

Applicant: 株式会社瑞萨科技

Inventor： 谷崎弘晃 ,  辻高晴 ,  村井泰光 ,  日高秀人

IPC: G11C11/16

CPC classification number: G11C11/16 ,  G11C11/5607 ,  G11C11/5685 ,  G11C13/0007 ,  G11C13/0069 ,  G11C2013/0078 ,  G11C2213/31 ,  G11C2213/79

Abstract: 本发明提供一种非易失性半导体存储装置，其中，对自旋注入型磁性存储器单元(MC)，与字线(WC)平行排列源极线(SL)，以多个位单位来执行数据的写入/读出。写入时，设定成以规定时序使源极线电位变化，在多个选择存储器单元共同连接的源极线上中，在动作时序的各阶段，仅单方向流过电流。作为该数据写入时序，可采取对应于写入数据、依次在存储器单元中流过电流的方法，和如下方式，即在写入前将存储器单元的阻抗状态设定为规定的初始阻抗状态之后，对应于写入数据使初始阻抗状态变化。可实现在磁性存储器中不使存储器单元布局面积增大而高速写入。

公开(公告)号：CN1838320A

公开(公告)日：2006-09-27

申请号：CN200610067698.4

申请日：2006-03-16

Applicant: 株式会社瑞萨科技

Inventor： 谷崎弘晃 ,  日高秀人

IPC: G11C11/56 ,  G11C11/15 ,  G11C16/04 ,  H01L29/792

Abstract: 本发明使从供给写入电流的写入电流源(4W)到内部数据线(IDL)、位线(BL)、源极线(SL)、基准电位结点(ND)的路径的除存储单元(MC)以外的电阻值一直恒定，并且在该电流路径中将存储单元和可变电流源之间的电阻值和从存储单元到基准电位结点之间的电阻值分别设定为500Ω以内。实现了改善数据写入/读出的可靠性的非易失性半导体存储装置。

公开(公告)号：CN1501402A

公开(公告)日：2004-06-02

申请号：CN03133130.0

申请日：2003-07-21

Applicant: 株式会社瑞萨科技

Inventor： 日高秀人

IPC: G11C11/15 ,  G11C7/00

CPC classification number: G11C11/16

Abstract: 将数据写入电流供给写入数位线(WDL)的激励晶体管(35)，配置在其栅长方向与写入数位线(WDL)相同的方向上。再有，在写入数位线(WDL)中，在对应于存储单元的配置区域的正常部分(93)和电源布线(90)之间，设置布线截面积大于正常部分(93)的加强部分(95)。依据这样的配置，能够避免依赖于激励晶体管尺寸的存储单元的配置间距的扩大，实现芯片面积的小型化，同时可避免写入数位线(WDL)上的局部电流密度的增大，改善动作的可靠性。