公开(公告)号：CN101026005A

公开(公告)日：2007-08-29

申请号：CN200710005921.7

申请日：2007-02-15

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/401 ,  H01L27/108 ,  G11C11/4063

CPC classification number: G11C11/404 ,  G11C11/4076 ,  G11C2211/4016 ,  H01L29/7841

Abstract: 本发明涉及一种半导体存储器件，包括：具有在电浮动状态下的浮体、并根据在所述浮体内所积累的多个多数载流子的数量来存储数据的存储单元；产生参考信号的虚设单元，基于该参考信号来检测存储于所存储单元中的所述数据；连接到所述存储单元的栅极的字线；连接到所述虚设单元的栅极的虚设字线；连接到所述存储单元的源极或漏极、和所述虚设单元的源极或漏极的位线；以及邻接所述虚设单元的源极或漏极的扩散层，该扩散层的导电类型与所述虚设单元的浮体相同；其中，所述虚设单元的浮体、所述虚设单元的源极或漏极，以及所述扩散层构成双极晶体管。

公开(公告)号：CN1963945A

公开(公告)日：2007-05-16

申请号：CN200610146339.8

申请日：2006-11-10

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/401 ,  G11C11/409 ,  G11C11/4074 ,  G11C11/4096 ,  G11C7/10

CPC classification number: G11C11/4099 ,  G11C7/12 ,  G11C7/14 ,  G11C11/404 ,  G11C11/4094 ,  G11C2207/002 ,  G11C2211/4016

Abstract: 一种半导体存储器件，包括具有浮体的存储单元；连接到存储单元的栅的字线；连接到存储单元的并传输存储于存储单元中的数据的数据位线；传输参考电压的参考位线；连接到数据位线的并传输存储单元中数据的数据读出节点；连接到参考位的并传输参考电压的参考读出节点；分别连接在数据位线和数据读出节点之间以及在参考位线和参考读出节点之间的多个传输门；以及连接到数据读出节点和参考读出节点的每个的并由导电类型跟存储单元相同的晶体管构成的电流负载电路。

公开(公告)号：CN1893095A

公开(公告)日：2007-01-10

申请号：CN200610103163.8

申请日：2006-07-06

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/12

CPC classification number: H01L29/7841 ,  H01L29/407 ,  H01L29/785 ,  H01L29/7855

Abstract: 本发明提供一种半导体存储器器件及其驱动方法。半导体存储器器件包括：半导体衬底，其包括第一绝缘膜上的半导体层；存储器单元，其包括在半导体层中形成的源极和漏极以及设在源极和漏极之间的浮体区，该存储器单元根据在浮体区中累积的电荷量来存储数据；设在存储器单元的浮体区上的第二绝缘膜；设在第二绝缘膜上的字线；与所述漏极相连的位线；与所述源极相连的源极线；和通过第一绝缘膜与浮体区电绝缘的平板电极，其中在用于向存储器单元写数据的时段的至少一部分中，改变平板电极的电势以减小存储器单元的阈值电压的绝对值。

公开(公告)号：CN1223002C

公开(公告)日：2005-10-12

申请号：CN01145060.6

申请日：2001-08-17

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/108 ,  H01L27/12 ,  H01L21/82

CPC classification number: H01L29/7841

Abstract: 一位存储器单元MC由具有与其它部分电隔离的浮动体区的MOS晶体管构成，MOS晶体管的栅电极(13)连接字线WL、漏扩散层(14)连接位线BL、源扩散层(15)连接固定电位线SL，将MOS晶体管的体区(12)内注入由碰撞电离而产生的多数载流子并保持的第1阈值状态和随漏侧pn结的正向偏压而放出MOS晶体管的体区(12)的多数载流子的第2阈值状态作为二进制数据进行存储。因此，将简单的晶体管构造作为存储单元，可以提供信号线少，能够动态存储二进制数据的半导体存储装置。

公开(公告)号：CN1577871A

公开(公告)日：2005-02-09

申请号：CN200410061777.5

申请日：2004-06-30

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/12 ,  H01L27/105 ,  H01L27/092 ,  H01L29/788 ,  H01L21/84 ,  H01L21/8234 ,  H01L21/8242

CPC classification number: H01L27/1203

Abstract: 根据本发明的半导体存储器件包括：经由埋置的绝缘层形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；第二半导体层，位于所述浮置本体单元下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下面并沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同。

公开(公告)号：CN1469483A

公开(公告)日：2004-01-21

申请号：CN03149425.0

申请日：2003-06-18

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/105

CPC classification number: H01L29/7841 ,  G11C5/147 ,  G11C8/18 ,  G11C11/405 ,  G11C11/406 ,  G11C11/4074 ,  G11C11/408 ,  G11C2207/104 ,  G11C2211/4016 ,  H01L27/108

Abstract: 一种半导体存储器件包括具有多个存储单元的存储单元阵列，以及每个存储单元包括第一MISFET和第二MISFET。第一MISFET包括第一源区、第一漏区和第一栅电极，以及在该第一源区和第一漏区之间的半导体层是处于浮动状态的一个浮动体。第二MISFET包括第二源区、第二漏区和第二栅电极，以及在该第二源区和第二漏区之间的半导体层是与该第一MISFET共用的浮动体。

公开(公告)号：CN1041580C

公开(公告)日：1999-01-06

申请号：CN94113497.0

申请日：1994-12-28

Applicant: 株式会社东芝

Inventor： 金子哲也 ,  大泽隆

IPC: H01L27/00

CPC classification number: G11C11/4085 ,  G11C5/145

Abstract: 本发明目的在于提供具有即使变更产品规格也能够以最佳电流驱动力驱动负载电路的升压电位产生电路的半导体存储器件。用升压电位产生电路13恒定地产生高于外加电压的外压电位φ，并作为电源供给负载电路15。用升压电位控制电路11监视升压电位φ3，用电流能力控制电路12把控制信号φ2A供给升压电位产生电路13，通过负载电路15的负载大时加大反之则减小升压电位电路13的电流供给能力，使得即使变更负载也能以最佳电流驱动能力驱动负载。

公开(公告)号：CN1038005C

公开(公告)日：1998-04-08

申请号：CN94115685.0

申请日：1994-09-09

Applicant: 株式会社东芝

Inventor： 金子哲也 ,  大泽隆

IPC: G11C11/40

Abstract: 一种半导体存储装置，在一对位线BL、BL间连接有均衡电路14和读出放大器15。均衡电路由3个MOS管11、12、13组成，各管栅极供以由电平变换电路16输出的均衡控制信号ΦEQL。读出放大器放大两位线间产生的电位差并检出数据。内部升压电压产生电路17恒定地产生比端子10上的外加电压Vcc高的升压电压Vint，以供给电平变换电路。电平变换电路16把输入控制信号ΦEQL，变换成升压电压Vint以产生均衡控制信号ΦEQL。

公开(公告)号：CN1108788A

公开(公告)日：1995-09-20

申请号：CN94115685.0

申请日：1994-09-09

Applicant: 株式会社东芝

Inventor： 金子哲也 ,  大泽隆

IPC: G11C11/40

Abstract: 一种半导体存储装置，在一对位线BL、BL间连接有均衡电路14和读出放大器15。均衡电路由3个MOS管11、12、13组成，各管栅极供以由电平变换电路16输出的均衡控制信号ΦEQL。读出放大器放大两位线间产生的电位差并检出数据。内部升压电压产生电路17恒定地产生比端子10上的外加电压VCC高的升压电压Vint，以供给电平变换电路。电平变换电路16把输入控制信号ΦEQL，变换成升压电压Vint以产生均衡控制信号ΦEQL。

公开(公告)号：CN101136241B

公开(公告)日：2011-12-07

申请号：CN200710147753.5

申请日：2007-08-28

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/34 ,  G11C7/22 ,  G11C7/06

CPC classification number: G11C7/1027 ,  G11C7/12 ,  G11C11/404 ,  G11C11/4091 ,  G11C11/4094 ,  G11C2207/005 ,  G11C2211/4016

Abstract: 半导体存储装置，具备：具有栅极、源极和漏极，借助于在上述源极和上述漏极之间流动的电流写入数据的多个存储单元；连接到上述存储单元的栅极上的多条字线；连接到上述存储单元的漏极上的多条位线；通过上述位线检测上述存储单元的数据，通过上述位线向上述存储单元写入数据，并锁存所读出的数据或应当写入的数据的多个读出放大器；从上述读出放大器连接或切断上述位线的多个传输门电路，在向连接到上述字线中被激活的字线的多个上述存储单元连续地写入数据的串行存取的期间内，在与该多个存储单元对应的多个上述读出放大器锁存了数据之后，上述多个传输门电路把该多个读出放大器与该多个读出放大器所对应的多条位线连接起来。