公开(公告)号：CN1200282C

公开(公告)日：2005-05-04

申请号：CN00108564.6

申请日：1995-08-28

Applicant: 松下电器产业株式会社

Inventor： 本原章 ,  竹冈贞巳 ,  贵志哲司 ,  中岛雅逸

IPC: G01R31/28 ,  G06F11/267 ,  G01R31/3185

CPC classification number: G01R31/318536

Abstract: 分别对一个LSI内部相互串联连接的3个程序块(即输入组件、宏组件及输出组件)进行测试。由宏组件及输出组件之间增设的第1多路转换器、输入组件与宏组件之间增设的第2多路转换器及第1控制寄存器构成第1测试电路。第2测试电路由第3、第4多路转换器及第2控制寄存器同样构成。将多比特的测试用输入信号供给第1多路转换器、第1控制寄存器所保持的信号供给第3多路转换器，以第2控制寄存器保持的信号作测试用信号进行观测。

公开(公告)号：CN1288545A

公开(公告)日：2001-03-21

申请号：CN99802266.7

申请日：1999-01-21

Applicant: 松下电器产业株式会社

Inventor： 鹿子木朋睦 ,  中岛雅逸

IPC: G06F17/10 ,  G06F7/52

CPC classification number: G06F7/5324 ,  G06F7/5338 ,  G06F7/5443 ,  G06F2207/382 ,  G06F2207/3828

Abstract: 本发明的目的是提供一种可执行乘积累加运算的运算装置,其中,即使在要由被分割的多个输入数据获得一个结果的情况下,也不用进行数据传送和数据加法运算,处理周期数也少。输入数据X和Y,通过第1译码器511、第1选择器521、第1部分积发生器531和第1全加器541来计算出X和Y当中高位部分间之乘积,又通过第2译码器512、第2选择器522、第2部分积发生器532和第2全加器542来计算出X和Y当中低位部分间之乘积,再通过移位器55对所述运算结果进行适当的移位控制,然后通过第3全加器56和行波进位加法器58,和所反馈的数据Z加在一起,就这样获得乘积累加运算的结果数据Z。