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公开(公告)号：CN105849877A
公开(公告)日：2016-08-10
申请号：CN201580003426.5
申请日：2015-07-15
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L21/28 , H01L29/12 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78
CPC classification number: H01L29/7811 , H01L29/045 , H01L29/0615 , H01L29/0661 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/41741 , H01L29/41775 , H01L29/66068 , H01L29/7815
Abstract: 半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。
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公开(公告)号：CN104335328A
公开(公告)日：2015-02-04
申请号：CN201380018092.X
申请日：2013-03-14
Applicant: 富士电机株式会社
IPC: H01L21/28 , H01L21/329 , H01L29/47 , H01L29/872
CPC classification number: H01L29/1608 , H01L21/02068 , H01L21/02529 , H01L21/02609 , H01L21/0485 , H01L21/0495 , H01L29/45 , H01L29/47 , H01L29/6606 , H01L29/66227 , H01L29/872
Abstract: 一种碳化硅半导体装置的制造方法，具有：工序(A)，准备第一导电型的碳化硅基板(1)；工序(B)，在上述第一导电型的碳化硅基板(1)的一个主面上形成第一导电型的外延层(2)；工序(C)，在上述第一导电型的碳化硅基板(1)的另一个主面上形成第一金属层；工序(D)，在上述工序(C)之后，对上述碳化硅基板进行热处理，在上述第一金属层与上述碳化硅基板的另一主面之间形成欧姆结，在上述第一金属层上形成与其他金属贴紧度良好的物质(10)的层；工序(E)，在上述工序(D)之后，将另一主面上的第一金属层(8)表面的杂质除去并进行清洗，在1100℃以上的温度下进行上述工序(D)的热处理。
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公开(公告)号：CN117242581A
公开(公告)日：2023-12-15
申请号：CN202280032232.8
申请日：2022-09-27
Applicant: 富士电机株式会社
IPC: H01L29/78
Abstract: 提供一种能够抑制内置二极管的通电劣化、以及有源元件的接通电阻的偏差的碳化硅半导体装置的制造方法。包括以下工序：在第一导电型的碳化硅基板(1s)的上表面侧外延生长第一导电型的漂移层(2)；在漂移层(2)的上表面侧形成第二导电型的基区；在漂移层(2)的上表面侧以与基区相接的方式形成第一导电型的主区；以与基区及主区相接的方式形成栅极绝缘膜；以隔着栅极绝缘膜来与基区及主区相接的方式形成栅极电极；以及在外延生长漂移层(2)的工序之后、且形成栅极绝缘膜的工序之前，从漂移层(2)的上表面侧照射寿命抑制剂，来在包括漂移层(2)的下表面的深度处形成寿命抑制区(23)。
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公开(公告)号：CN116264255A
公开(公告)日：2023-06-16
申请号：CN202211303112.5
申请日：2022-10-24
Applicant: 富士电机株式会社
Inventor： 木下明将
Abstract: 本发明提供一种具备能够简易地形成且能够稳定地确保预定耐压的耐压结构且可靠性高的碳化硅半导体装置。在边缘终端区(2)，在从半导体基板(40)的正面分离的深度位置分别选择性地设置有构成空间调制JTE结构(30)的多个p型区(31)和多个p‑型区(32)。p型区(31)和p‑型区(32)的各底部位于比有源区(1)的外周部(1b)的p型外周区(24)的底部距半导体基板(40)的正面更深的位置。p型外周区(24)的底部的外侧角部(24b)被最内侧的p型区(31)包围，并且不与边缘终端区(2)的n‑型漂移区(12)接触。
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公开(公告)号：CN115249737A
公开(公告)日：2022-10-28
申请号：CN202210160511.4
申请日：2022-02-22
Applicant: 富士电机株式会社
Inventor： 木下明将
Abstract: 本发明提供一种廉价的碳化硅半导体装置和碳化硅半导体装置的制造方法，其具备以少量的工序数量形成且能够稳定地确保预定耐压的耐压结构。在边缘终端区设置有FLR结构，该FLR结构由以同心状包围有源区的周围的浮动电位的多个FLR构成。FLR结构以预定的FLR为界(变化点b1、b2)分为2个以上的FLR分区。彼此相邻的FLR间的第n间隔xn比p+型延伸部与最内侧的FLR之间的第一间隔x1宽(n为2～FLR(31)的总条数)。彼此相邻的FLR间的第n间隔xn越配置在外侧，越以按照每个FLR分区而设定的恒定的增加幅度等差数列地变宽，越是外侧的FLR分区，该增加幅度越宽。
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Patent Agency Ranking
公开(公告)号：CN108352402B
公开(公告)日：2020-12-18
申请号：CN201680050777.6
申请日：2016-09-08
Applicant: 富士电机株式会社
Abstract: 在碳化硅半导体基体的第一主面侧形成有沟槽(16)，第二导电型的第二基极区(4)配置在与沟槽(16)沿深度方向对置的位置，第二导电型的第二基极区(4)的漏电极(13)侧端部和第二导电型的第一基极区(3)的漏电极(13)侧端部到达比第一导电型的区域(5)的漏电极(13)侧端部更深的位置。由此，能够通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易。另外，能够通过简单的方法形成这样的半导体装置。
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公开(公告)号：CN110660858A
公开(公告)日：2020-01-07
申请号：CN201910337866.4
申请日：2019-04-25
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/16 , H01L29/06 , H01L21/336
Abstract: 本发明提供在高温下能提高基于栅极电压控制的电流控制性的碳化硅半导体装置。在p型基区(23)的比有源区靠外侧的p型基区延伸部(23’)设置p+型高浓度区(51)。在与半导体基板的正面平行的第一方向X上，在p+型高浓度区(51)与n+型源区(24)之间，以及在与半导体基板(10)的正面平行且与第一方向X正交的第二方向Y上在p+型高浓度区与最外侧的沟槽(26)之间的部分是构成p型基区延伸部(23’)的p型碳化硅外延层，且在半导体基板的正面(13a)露出。第一方向X上从p+型高浓度区到n+型源区的第一距离X1为0.6μm以上。第二方向Y上从p+型高浓度区到最外侧的沟槽的第二距离Y1为0.6μm以上。
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公开(公告)号：CN104321873B
公开(公告)日：2019-05-07
申请号：CN201380022013.2
申请日：2013-03-18
Applicant: 富士电机株式会社
IPC: H01L29/47 , H01L21/336 , H01L29/06 , H01L29/12 , H01L29/41 , H01L29/78 , H01L29/872
Abstract: 在碳化硅基板基体的表面层选择性地设置p+型区(3)、(4)以及p型区(5)。p+型区(3)设置在包围活性区(101)的耐压构造部(102)。p+型区(4)设置在活性区(101)且构成JBS构造。p型区(5)包围p+型区(3)，构成结终端(JTE)构造。肖特基电极(9)与n型碳化硅外延层(2)形成肖特基结。此外，肖特基电极(9)在覆盖p+型区(3)的一部分以及p型区(5)的层问绝缘膜(6)上伸出，该伸出的部分作为场板发挥作用。由此，可以提供能够维持高耐压、且使用具有高可靠性的宽带隙半导体而构成的半导体装置及其制造方法。
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公开(公告)号：CN108352402A
公开(公告)日：2018-07-31
申请号：CN201680050777.6
申请日：2016-09-08
Applicant: 富士电机株式会社
Abstract: 在碳化硅半导体基体的第一主面侧形成有沟槽(16)，第二导电型的第二基极区(4)配置在与沟槽(16)沿深度方向对置的位置，第二导电型的第二基极区(4)的漏电极(13)侧端部和第二导电型的第一基极区(3)的漏电极(13)侧端部到达比第一导电型的区域(5)的漏电极(13)侧端部更深的位置。由此，能够通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易。另外，能够通过简单的方法形成这样的半导体装置。
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公开(公告)号：CN106133915A
公开(公告)日：2016-11-16
申请号：CN201580016634.9
申请日：2015-08-13
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/28 , H01L21/336 , H01L29/12 , H01L29/417
Abstract: 包括：N型的碳化硅基板(1)；N型碳化硅层(2)，形成在N型碳化硅基板(1)的正面侧；P型区域(3)，选择性地形成在N型碳化硅层(2)的表面层；N型源区域(4)，形成在P型区域(3)内；P型接触区域(5)，形成在P型区域(3)内；栅绝缘膜(6)，形成在从N型源区域(4)经过P型区域(3)而到达N型碳化硅层(2)的区域上；栅电极(7)，形成在栅绝缘膜(6)上；层间绝缘膜(8)，覆盖栅电极(7)；以及第一源电极(9)，以电连接到P型接触区域(5)和N型源区域(4)的表面的方式形成，覆盖栅电极(7)的层间绝缘膜(8)的端部具有规定角度的倾斜。通过这样的设置，可以改善形成于正面侧的金属电极的覆盖性，可以抑制特性变动并提高可靠性。
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