公开(公告)号：CN102254850A

公开(公告)日：2011-11-23

申请号：CN201110143957.8

申请日：2011-05-19

Applicant: 富士电机株式会社

Inventor： 儿玉奈绪子

IPC: H01L21/68 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L23/544 ,  H01L29/045 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66712 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种制造超结半导体器件的方法。在半导体芯片部分(4)之间的划线(5)上一并形成对准标记组(11到15)，每个对准标记组由包括平行线性平面图案的沟槽形成且用于多个外延层生长循环中的任一循环，将每个对准标记组中的沟槽之间的台面区域宽度设定为在每个外延层生长循环结束时的外延层设计总厚度的四分之一或更长，上述台面区域宽度由彼此面对且在对准标记(11到15)中画出的单箭头之间的距离来示出。根据本发明的制造超结半导体器件的方法有助于：即使外延层生长速率较高，也可通过较少的附加步骤，将因从下外延层中的对准标记转印成上外延层中的对准标记时所产生的形状改变抑制得较小以足以检测出所转印的对准标记。