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公开(公告)号：CN119126909B
公开(公告)日：2025-04-01
申请号：CN202411623866.8
申请日：2024-11-14
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G05F1/567
Abstract: 本发明提供了一种宽输入范围的预稳压电路，带载能力强，随温度变化小，输出电压好调。在能隙基准1.2V电压的基础上，利用三极管和电容的温度系数相反的特性，产生一个随温度变化小的电源电压，在‑50°‑125°温度范围内，电源压降在200mV下，电压大小可按要求调节。以5V电源电压为例，本发明在5.7V‑60V的输入电压范围内可以产生稳定的5V电压，在5.7V以下电压会随输入电压降低。本发明考虑到基准模块等轻载低压模块需要更为稳定的电源电压，设计了两级输出结构，第一级供轻载模块使用，第二级供重载模块使用。本发明带载能力强，经过仿真发现可以带载20mA。在电流负载突变时输出电压也可极快稳定。
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公开(公告)号：CN119652313A
公开(公告)日：2025-03-18
申请号：CN202510174256.2
申请日：2025-02-18
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明公开了一种基于相位插值同步注入的快速启动晶体振荡器，包括数字模块，时间‑数字转换器，环形振荡器，相位插值模块，第一、第二电平移位器，放大器，晶体，第一、第二负载电容，第一至第四开关以及比较器；本发明利用对晶体进行间歇性能量注入的方式加速晶体启动，在注入间隔中，利用时间‑数字转换器检测注入相位和晶体振荡信号的时间差，利用相位插值模块生成正确的注入相位，实现快速启动。本发明实现了高效率的能量注入，保证了晶体振荡幅度的稳定增长；且基于相位插值模块的同步注入技术降低了能量注入信号的精度要求，在保证启动效率的同时，降低了片上注入源的设计难度，显著优化芯片的良率。
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公开(公告)号：CN119545850A
公开(公告)日：2025-02-28
申请号：CN202411642011.X
申请日：2024-11-18
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明公开了一种变宽度负电容层双栅鳍式场效应晶体管及其制备方法，包括半导体衬底、埋氧层、鳍式有源区、栅氧化层、变宽度负电容层、隔离氧化层、金属栅和侧墙；鳍式有源区包括沿长度方向依次布设的源区、沟道区和漏区；变宽度负电容层对称布设在栅氧化层外侧，且其两端宽度不等。本发明在栅氧化层两侧覆盖一层宽度沿沟道变化的负电容层，利用变宽度负电容层变化的电压放大效应和栅漏耦合效应，将栅极电压可变地放大后施加到栅氧化层两侧，以提高鳍式场效应晶体管地沟道控制能力，降低晶体管地亚阈值摆幅，提高晶体管饱和区电流并减弱负电容场效应晶体管中常见的负微分电阻现象，从而降低晶体管功耗，提升晶体管性能以及在逻辑电路中的表现。
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公开(公告)号：CN118940693A
公开(公告)日：2024-11-12
申请号：CN202411426351.9
申请日：2024-10-14
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G06F30/337 , G06F30/3308 , G06F30/398 , G06F119/02 , G06F113/18 , G06F119/14
Abstract: 本发明公开了一种基于MOPSO的存算一体芯粒2.5D封装可靠性智能优化方法，包括如下步骤：S1.确定2.5D封装结构关键凸点参数；S2.按照田口正交实验划分的水平组合建立2.5D封装结构的等效有限元模型；S3.采用百分制加权评判法和信噪比的极差分析法，确定参数排名；S4.通过信噪比的极差分析法实现多目标综合评判，按照计算得出的权重占比进行百分制加权，得到不同水平组合的综合评分，确定最优2.5D封装结构参数方案；S5.采用最小二乘法对应力、翘曲以及综合评分的函数进行拟合；S6.采用MOPSO模型对多个目标变量进行寻优。本发明能够提前规避因翘曲、应力过大而导致产品可靠性失效的风险。
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公开(公告)号：CN118409191A
公开(公告)日：2024-07-30
申请号：CN202410581057.9
申请日：2024-05-11
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明公开一种芯粒延迟故障测试电路及方法，属于测量、测试的技术领域。该电路包含绑定在芯粒每个输出引脚的数字转换输入单元C、绑定在输入引脚的时间数字转换输出单元、初始化模块和芯粒测试访问控制电路。所有数字转换单元串联形成TDC链，将待测TSV传播延时分割成连续小的时间间隔在TDC链上传播并转换为数字信号，观测是否存在延迟故障；芯粒测试访问控制电路控制测试路径的配置、测试模式的选择以及TDC链的移位、更新、捕获操作。本发明针对芯粒延迟故障测试需求，提出一种高精度的测试电路，该测试电路无需增加额外的测试端口且测试精度突破了门级延迟的限制。
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Patent Agency Ranking
公开(公告)号：CN118098334A
公开(公告)日：2024-05-28
申请号：CN202410505070.6
申请日：2024-04-25
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G11C29/56
Abstract: 本发明属于集成电路领域，公开了一种RRAM的故障测试方法，对所有常规存储器的故障模型以及RRAM特有故障模型的故障原语进行分析，得到能够检测故障模型的测试序列；使用得到的测试序列在March‑C‑，March C*‑1T1R等算法基础上推导出能覆盖大部分常规存储器故障以及RRAM特有故障的March‑RAWR算法；以March‑RAWR算法为核心，构建一个适用于RRAM存储器的内建自测试MBIST电路；对RRAM存储器注入故障，并运行MBIST电路进行故障测试，记录故障单元地址。该方法提出的March RAWR算法故障覆盖率高达89.92%。该方法搭建的内建自测试电路结构简单，额外占用面积小。
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公开(公告)号：CN117828956B
公开(公告)日：2024-05-28
申请号：CN202410246785.4
申请日：2024-03-05
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G06F30/23 , G06F30/10 , G06F30/27 , G06F17/18 , G06F119/02 , G06F119/14
Abstract: 本发明公开了一种基于晶体塑性有限元模型的封装跌落可靠性预测方法，包括观察扫描电子显微镜下的微凸点细观结构，建立包含不同取向晶粒的晶体塑性有限元模型；调整微凸点尺寸、微凸点个数及排布方式，构建封装结构的有限元模型；对封装结构的有限元模型进行参数设置；针对最大应力应变位置的微凸点，采用均匀化方法得出微凸点的最大应力和应变；使用仿真软件，输入不同组载荷条件，输出对应的微凸点最大应力仿真云图，得到不同组焊点最大应力应变曲线；利用样本数据集对神经网络进行训练和测试，获得应力预测模型。本发明能够通过微观力学精准的拟出封装模型，并通过机器学习算法大大增加封装仿真计算速度。
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公开(公告)号：CN118012220A
公开(公告)日：2024-05-10
申请号：CN202410411938.6
申请日：2024-04-08
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G05F3/26
Abstract: 本发明涉及一种基于威尔逊电流镜的SiC MOSFET有源栅极驱动电路，基于电流提供电路（1）提供驱动电流，由第一镜像电流源控制开关电路（4）、第二镜像电流源控制开关电路（5）分别检测待测试SiC MOSFET U1的源极的电压，并控制相应第一旁路电流产生电路（2）、第二旁路电流产生电路（3）分别工作，进而对待测试SiC MOSFET U1实现驱动；设计方案在开通和关断过程中设计切入栅极驱动电路的旁路威尔逊电流镜，用于加快开关过程中的栅源电压（#imgabs0#）变化速度，从而在不影响漏源电压（#imgabs1#）、漏极电流（#imgabs2#）过冲的情况下加快开关速度，从而达到减小开关损耗的目的。
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公开(公告)号：CN117495705A
公开(公告)日：2024-02-02
申请号：CN202311511986.4
申请日：2023-11-14
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明公开了一种基于忆阻器的图像降噪方法，具体为：步骤1：基于忆阻器设计降噪支路；步骤2：如果图像为一维图像，则基于降噪支路构建一维图像的降噪电路，若图像为二维图像，则基于降噪支路搭建二维图像的降噪电路；步骤3：将图像的灰度值映射为输入电流，并导入相应的降噪电路中；步骤4：将降噪电路输出的电流映射还原为图像灰度值；步骤5：将步骤4中的灰度值做二值化后还原为图像，从而得到去噪后的图像。本发明所采用的降噪方法为忆阻器实现图像降噪方面的应用提供了一种新的思路。
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公开(公告)号：CN115966596B
公开(公告)日：2023-06-16
申请号：CN202310234418.8
申请日：2023-03-13
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L29/06 , H01L29/423 , H01L21/336 , H01L29/78
Abstract: 本发明公开一种分离槽横向双扩散功率器件及其制造方法，属于基本电气元件的技术领域。该器件包括从下至上依次叠设的半导体衬底和有源区；有源区包括半导体漏区、半导体漂移区和半导体阱区，半导体阱区包含半导体源区和半导体体接触区；在半导体漂移区及栅极区域有源区刻蚀出分离槽及栅极凹槽，分离槽和栅极凹槽底部及四周填充高介电常数介质材料，随后使用二氧化硅将分离槽填满，分离槽及栅极凹槽的刻蚀、淀积均可同时进行；分离槽结构的漂移区纵向拓展电流传导区域并增加高介电常数介质调制面积，有效提高漂移区掺杂浓度；使用高介电常数介质材料制备的槽型栅MIS电容增大，电子积累层密度增大，在保证耐压不变的情况下降低器件导通电阻。
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