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公开(公告)号：CN101353817B
公开(公告)日：2011-07-27
申请号：CN200810124751.9
申请日：2008-09-01
Applicant: 南京大学
Abstract: 凹柱面正三棱柱形的氧化铝纳米线，纳米线的几何构型为：凹柱面正三棱柱；标准正三棱柱的侧面为三个严格相同的平面，标准正三棱柱的横截面为正三角形；凹柱面正三棱柱的侧面为三个严格相同的内凹柱面，该柱面为此凹柱面正三棱柱的外接圆柱面的三分之一。制备方法是，1)配制电解质溶液；2)准备铝衬底：用纯度为99.999％的铝片，电化学抛光，取出铝片用去离子水清洗，氮气吹干；3)改进的阳极氧化法生长凹柱面正三棱柱形氧化铝纳米线：用铝衬底在直流恒电压条件下进行阳极氧化，在铝衬底表面生长凹柱面正三棱柱形氧化铝纳米线；阳极氧化使用的电压为70～90V。
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公开(公告)号：CN1884043B
公开(公告)日：2011-05-11
申请号：CN200610088283.5
申请日：2006-07-07
Applicant: 南京大学
IPC: B82B3/00
Abstract: 纳米点结构制备中电子束直写版图的图形补偿方法，以(100)晶向的SOI为衬底；采用热氧化和缓冲氢氟酸BHF对SOI表层硅处理以获得需要的表层硅厚度；旋涂电子束抗蚀剂，以电子束曝光剂量进行电子束直写工艺；以扫描电子显微镜SEM观察结果以确定最优的曝光剂量；根据显影结果，对第一次曝光版图做图形补偿修正；对原始的设计版图进行图形修补，确定最好的修补版图；干法刻蚀将电子束抗蚀剂图形转移到表层硅上，最后湿法去胶。
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公开(公告)号：CN101123277A
公开(公告)日：2008-02-13
申请号：CN200710131530.X
申请日：2007-09-04
Applicant: 南京大学
IPC: H01L29/788 , H01L29/49 , H01L27/115 , H01L21/28
Abstract: 基于锗硅异质纳米结构的半导体非挥发性浮栅存储器，包括：半导体衬底；在半导体衬底中设有掺杂形成的源极和漏极，在源漏极间的沟道层正上方设有氧化形成隧穿氧化层；设有控制栅介电层和栅电极；在隧穿氧化层上是渐变锗硅异质纳米结构即晶粒；应用渐变锗硅异质纳米结构的复合势垒作为浮栅存储单元。本发明使用硅烷SiH4或乙硅烷Si2H6采用低压化学气相外延方法LPCVD淀积纳米量级的非晶硅薄膜，然后使用锗烷GeH4采用低压化学气相外延技术自组织生长得到锗纳米晶粒；取出样品采用选择刻蚀除去锗浸润层，通过高温退火促进锗硅间的互扩散，然后采用化学选择腐蚀剂得到锗硅异质纳米结构。
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公开(公告)号：CN1884043A
公开(公告)日：2006-12-27
申请号：CN200610088283.5
申请日：2006-07-07
Applicant: 南京大学
IPC: B82B3/00
Abstract: 纳米点结构制备中电子束直写版图的图形补偿方法，以(100)晶向的SOI为衬底；采用热氧化和缓冲氢氟酸BHF对SOI表层硅处理以获得需要的表层硅厚度；旋涂电子束抗蚀剂，以电子束曝光剂量进行电子束直写工艺；以扫描电子显微镜SEM观察结果以确定最优的曝光剂量；根据显影结果，对第一次曝光版图做图形补偿修正；对原始的设计版图进行图形修补，确定最好的修补版图；干法刻蚀将电子束抗蚀剂图形转移到表层硅上，最后湿法去胶。
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公开(公告)号：CN102385930B
公开(公告)日：2014-08-27
申请号：CN201110260402.1
申请日：2011-09-05
Applicant: 南京大学
IPC: G11C16/34
Abstract: 精确的多值存储单元编程方法，步骤如下：首先将处于擦除状态的单元以较低的编程脉冲电压，通过连续的多个脉冲ISPP方法编程到阈值电压最低位的编程状态；验证编程后的阈值电压是否达到第一级编程验证电压VPV1，如果达到，则停止编程，记录第一级编程最后的编程脉冲电压V1max；以第一级编程状态最后的编程脉冲电压V1max为初始电压进行ISSP方式的编程；验证编程后的阈值电压是否达到第二级编程验证电压；VPV2如果达到，则停止编程，记录下第二级编程最后的编程电压V2max；否则继续进行第二级编程操作；继续相同操作，直到完成所有比特的存储。编程后能获得很窄的电子分布。
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Patent Agency Ranking
公开(公告)号：CN102496629B
公开(公告)日：2014-01-29
申请号：CN201110377486.7
申请日：2011-11-24
Applicant: 南京大学
IPC: H01L29/788 , H01L29/06 , H01L29/08 , G11C16/06
Abstract: 一种可变浅结作为源漏区的浮栅结构快闪存储器，在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极，基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层，顶部阻挡层上方设有控制栅极；其中，浮栅存储层采用分裂结构，位于沟道中央正上方的局部区域内；浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层，其上方为控制栅极。沟道指基底中央区域的形状；P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层，解决非挥发性快闪存储器的栅长缩小时受到严重的短沟道效应问题。
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公开(公告)号：CN102496629A
公开(公告)日：2012-06-13
申请号：CN201110377486.7
申请日：2011-11-24
Applicant: 南京大学
IPC: H01L29/788 , H01L29/06 , H01L29/08 , G11C16/06
Abstract: 一种可变浅结作为源漏区的浮栅结构快闪存储器，在基底P型半导体材料上方的两侧设有重掺杂N型半导体区域分别构成源极、漏极，基底中央区域的正上方依次设有底部遂穿层、浮栅存储层和顶部阻挡层，顶部阻挡层上方设有控制栅极；其中，浮栅存储层采用分裂结构，位于沟道中央正上方的局部区域内；浮栅存储层和源、漏区之间P型基底的上方是厚的栅氧化层，其上方为控制栅极。沟道指基底中央区域的形状；P型基底与浮栅存储层之间的底部遂穿层在低场下防止浮栅存储层中存储的电荷向基底流失，在编程和擦除高场下使电荷通过底部遂穿层并到达浮栅存储层，解决非挥发性快闪存储器的栅长缩小时受到严重的短沟道效应问题。
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公开(公告)号：CN102436849A
公开(公告)日：2012-05-02
申请号：CN201110393572.7
申请日：2011-12-02
Applicant: 南京大学
Abstract: 局部俘获型快闪存储器的多值/多位存储单元操作方法，对4位比特多值/多位存储单元的编程和擦除：对于存储单元左右物理存储位存储相同比特情况，先将存储单元置于擦除状态，则存储单元左右存储位同时实现“11”状态存储；若存储单元左右存储位同时实现“10”状态存储，则将处于擦除状态的单元均匀地编程到低位阈值电压编程状态；若存储单元左右存储位同时实现“01”状态存储，即次高位阈值电压编程状态，则将处于擦除状态的单元均匀编程到次高位阈值电压编程状态；若存储单元左右存储位同时实现“00”状态存储，则将处于擦除状态的单元均匀编程到最高位阈值电压编程状态；以上三种编程状态存储单元进行擦除作时使用均匀擦除操作方式。
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公开(公告)号：CN102385930A
公开(公告)日：2012-03-21
申请号：CN201110260402.1
申请日：2011-09-05
Applicant: 南京大学
IPC: G11C16/34
Abstract: 精确的多值存储单元编程方法，步骤如下：首先将处于擦除状态的单元以较低的编程脉冲电压，通过连续的多个脉冲ISPP方法编程到阈值电压最低位的编程状态；验证编程后的阈值电压是否达到第一级编程验证电压VPV1，如果达到，则停止编程，记录第一级编程最后的编程脉冲电压V1max；以第一级编程状态最后的编程脉冲电压V1max为初始电压进行ISSP方式的编程；验证编程后的阈值电压是否达到第二级编程验证电压；VPV2如果达到，则停止编程，记录下第二级编程最后的编程电压V2max；否则继续进行第二级编程操作；继续相同操作，直到完成所有比特的存储。编程后能获得很窄的电子分布。
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公开(公告)号：CN101759160B
公开(公告)日：2011-06-15
申请号：CN201010018359.3
申请日：2010-01-14
Applicant: 南京大学
IPC: C01B19/02
Abstract: 本发明涉及一种梭形Te纳米管的制备方法，制备方法为：在室温下将0.35-0.55mmol的Na2TeO3加入到10.5-16.5mL丙三醇中，磁力搅拌1个小时，放入微波反应器中加热2-15min；冷却后，将产物用乙醇和水反复交替洗净，在真空干燥箱中干燥后即得到梭形Te纳米管。所得Te为纳米级梭形管状结构，管长5-15μm、管口宽300-500nm、管壁厚100-150nm，沿[001]方向生长。本发明提出的梭形Te纳米管的制备方法简便，所用设备简单，耗时短，可实现短时间内的大量制备，便于工业化生产。
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