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公开(公告)号：CN101676890A
公开(公告)日：2010-03-24
申请号：CN200910163707.3
申请日：2009-08-14
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F13/362
Abstract: 本发明公开了一种用于动态调整带宽分配的总线仲裁方法及其仲裁器，其中总线仲裁方法包括：步骤一，维护所有总线主设备在一个滑动时间窗口内的总线占用量的记录；步骤二，每隔设定长度的时间，根据总线占用量的记录和预先设定的带宽需求，计算出各总线主设备在最近时间窗口内的带宽偏离量；步骤三，对各总线主设备的带宽偏离量进行排序，带宽偏离量越大的总线主设备的仲裁优先级越高；步骤四，根据排序得到的仲裁优先级序列进行总线仲裁。本发明解决了现有技术中存在的带宽分配不准确以及无法保证较低通信延迟的问题。
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公开(公告)号：CN106874106A
公开(公告)日：2017-06-20
申请号：CN201611206795.7
申请日：2016-12-23
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F9/50
Abstract: 一种主存bank划分方法及装置，包括：周期性地统计各个应用运行时的访存特征，根据各个应用的访存特征将应用分类，根据各类应用占所有应用的比例选择相应的主存bank划分策略，根据主存bank划分策略为每种类型的每个应用分配相应数量的bank。与现有技术相比，本发明提供的主存bank划分的技术方案，根据应用的访存密集度和行局部性动态调整bank划分策略，从而满足了各应用对bank数量的需求，增加了应用bank级别的并行性，提升了主存访问效率。
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公开(公告)号：CN102306092B
公开(公告)日：2014-04-09
申请号：CN201110216544.8
申请日：2011-07-29
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F9/38
Abstract: 本发明披露了超标量处理器实现指令缓存路选择的方法及装置，其中方法包括：至少根据指令的取指请求判断取指模式；根据取指模式属于顺序取指场景采用路历史模式进行路预测，根据取指模式属于非顺序取指场景采用路预测模式进行路预测。本发明使得超标量处理器从整体上取得了更好的能效性；由于避免了大量非必要路的Tag比较及Data访问，以及由于使用额外资源较少，故使得处理器的整体能耗降低。
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公开(公告)号：CN102184127B
公开(公告)日：2013-11-06
申请号：CN201110131830.4
申请日：2011-05-20
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F11/00
Abstract: 本发明提供了一种实现处理器预执行的方法及相应的装置，方法包括：处理器在正常执行指令期间，当检测到发生长延时缓存失效时备份寄存器；在预执行指令期间，对预执行的每一指令标记预执行结果的状态；对引发长延时缓存失效的Load指令进行值预测，并使用经该值预测的预测值预执行与该Load指令数据相关的后续指令；按程序顺序将预执行结果保存在指令复用队列IRQ，并根据标记的状态设置相应的标志。本发明结合值预测和指令复用两种技术，充分发挥了各自的优势，在提高处理器性能的同时降低其预执行的能耗开销，因此提高处理器的能效性。
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公开(公告)号：CN103049399A
公开(公告)日：2013-04-17
申请号：CN201210593707.9
申请日：2012-12-31
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F12/12
Abstract: 一种针对包容性末级高速缓存的替换方法，涉及处理器中包容性末级高速缓存的替换方法，在不牺牲包容性末级高速缓存一致性协议简单的优点的情况下，提高包容性末级缓存的性能，所述替换方法，包括：在一个高速缓存块进入末级高速缓存时，预测所述进入块的局部性，如果预测结果为所述高速缓存块的局部性差，则将所述高速缓存块放入高排出优先级列表中，否则将所述高速缓存块放入低排出优先级列表中；在替换时，检测高排出优先级列表中的高速缓存块，将不在内部高速缓存中的一个高排出优先级列表中的高速缓存块作为受害者替换出末级高速缓存。本发明可以有效提高包容性末级高速缓存的性能，并且只需要很少的硬件开销和设计修改。
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Patent Agency Ranking
公开(公告)号：CN102521158A
公开(公告)日：2012-06-27
申请号：CN201110415405.8
申请日：2011-12-13
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F12/08
CPC classification number: G06F12/0862 , G06F2212/6026 , Y02D10/13
Abstract: 本发明提供了一种实现数据预取的方法及装置，其中预取器装置包括：访存模式识别单元将全局失效地址流划分为局部失效地址流，按时间顺序将局部失效地址流中最近发生的两个缓存失效的地址信息记录为历史访存信息，并根据该记录捕获跨距访存模式并生成相应的预取地址。本发明通过改善差值相关预取器的存储利用效率，并通过减少对预取器性能提升没有贡献的冗余预取，使得预取器在相同存储开销的情况下能够获得更好的性能优化效果，同时可有效降低预取器访问片上缓存的带宽需求和功耗开销。
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公开(公告)号：CN102508808A
公开(公告)日：2012-06-20
申请号：CN201110360154.8
申请日：2011-11-14
Applicant: 北京北大众志微系统科技有限责任公司
CPC classification number: Y02D10/14 , Y02D10/151
Abstract: 本发明披露了一种实现主芯片与扩展芯片通信的系统及方法，其中系统包括通过数据通路连接的：主芯片装置和扩展芯片装置通过协议桥模块1将主芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成主芯片总线格式的数据传输给处于第一纳米工艺的主芯片；扩展芯片装置通过协议桥模块2将扩展芯片总线传输的数据转换成数据通路协议的包由数据通路输出，和/或将由数据通路传输的外部的包解析成扩展芯片总线格式的数据传输给处于第二纳米工艺的扩展芯片。本发明实现了主、扩展芯片的灵活配置，从而降低芯片的生产成本及功耗。
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公开(公告)号：CN102306092A
公开(公告)日：2012-01-04
申请号：CN201110216544.8
申请日：2011-07-29
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F9/38
Abstract: 本发明披露了超标量处理器实现指令缓存路选择的方法及装置，其中方法包括：至少根据指令的取指请求判断取指模式；根据取指模式属于顺序取指场景采用路历史模式进行路预测，根据取指模式属于非顺序取指场景采用路预测模式进行路预测。本发明使得超标量处理器从整体上取得了更好的能效性；由于避免了大量非必要路的Tag比较及Data访问，以及由于使用额外资源较少，故使得处理器的整体能耗降低。
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公开(公告)号：CN102156636A
公开(公告)日：2011-08-17
申请号：CN201110108302.7
申请日：2011-04-28
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F9/38
CPC classification number: G06F9/3844
Abstract: 本发明披露了一种实现值关联间接跳转预测的装置，可有效地提高预测准确率，包括：指令取指模块将取指到的引导指令输出给引导指令发射模块；引导指令发射模块在引导指令的发射阶段从寄存器堆读取间接跳转指令所对应的关联数据值，并向分类移位器输出携带该关联数据值的分类移位命令；分类移位器将据分类移位命令对关联数据值移位的关联信息输出给值历史模式寄存器；值历史模式寄存器将前一值历史模式移位，将移位的值历史模式与关联信息组合形成更新的值历史模式；目标地址缓冲区根据间接跳转指令的PC值和关联数据值作为索引，保存间接跳转指令所对应的目标地址。
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公开(公告)号：CN102156635A
公开(公告)日：2011-08-17
申请号：CN201110100718.4
申请日：2011-04-21
Applicant: 北京北大众志微系统科技有限责任公司
IPC: G06F9/38
Abstract: 本发明披露了实现值关联间接跳转预测的装置，其中处理器预测间接跳转指令的装置包括：指令取指模块将在取指时刻接收的引导指令输出给引导指令发射模块；引导指令发射模块在引导指令的发射阶段根据该引导指令从寄存器堆读取收集间接跳转指令的关联数据值，并存放在关联数据值缓冲区；关联数据值缓冲区通过关联值域存放引导指令发射模块收集的关联数据值；寄存器堆通过多个寄存器存放接跳转指令对应的关联数据值；目标地址缓冲区据间接跳转指令的PC值和关联数据值存放间接跳转指令的目标地址。本发明提高了间接跳转指令的预测准确率及处理器应用整体的系统性能。
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