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公开(公告)号：CN115172201A
公开(公告)日：2022-10-11
申请号：CN202210978074.7
申请日：2022-08-15
Applicant: 中国科学院半导体研究所
Abstract: 本公开提供了一种MOS器件的沟道迁移率和光刻变化量的检测方法，包括：制备第一MOS器件和第二MOS器件；根据第一MOS器件线性区的导通电阻R1和第二MOS器件线性区的导通电阻R2，得到两者之间的差值ΔR1；根据第一栅沟槽的个数、单位长度和第一栅沟槽的宽度得到M1；绘制ΔR1与M1的曲线图，确定曲线斜率K2和截距rs；根据栅电极接触的单位面积电容、栅电极接触点处所施加的电压以及第一MOS器件/第二MOS器件中以N漂移层为沟道的阈值电压得到M2；通过K2与M2，得到MOS器件积累型沟道迁移率。本公开有效避免光刻、刻蚀等工艺对所提取沟道迁移率准确性的影响，丰富了MOS器件沟道迁移率的检测途径。
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公开(公告)号：CN113186594A
公开(公告)日：2021-07-30
申请号：CN202110478031.8
申请日：2021-04-29
Applicant: 中国科学院半导体研究所
Abstract: 本公开提供了一种进气装置，该进气装置包括：送气结构、缓冲气室、调节装置、出气板、气流挡板和外壳；送气结构与外壳相连接；出气板与外壳相连接，形成缓冲气室；气流挡板位于缓冲气室内，气流挡板的中心与送气结构的中心重合；气流挡板与调节装置相连接；调节装置控制气流挡板沿进气方向往复移动；出气板上包括若干出气孔。本公开通过在送气口设置气流挡板，与缓冲气室配合，可有效减轻气体流速不均匀性，同时，出气板的均匀开孔可以确保后续气流整体流速、流量均匀性较好。且单间缓冲气室与单层出气板可有效降低装置总体结构复杂度、降低送气结构内部压力、提高整体气密性。
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公开(公告)号：CN112117326A
公开(公告)日：2020-12-22
申请号：CN202011029074.X
申请日：2020-09-25
Applicant: 中国科学院半导体研究所
IPC: H01L29/423 , H01L29/16 , H01L29/78 , H01L21/336
Abstract: 本公开提供一种MOS器件的制备方法和MOS器件，该MOS器件包括宽禁带半导体基片和SOI基片，所述宽禁带半导体基片为碳化硅、氮化镓、氧化镓、金刚石中的任意一种，该方法包括：在宽禁带半导体基片的上表面注入硼或氮原子，形成表面掺杂层；在表面掺杂层中注入包含有氢离子的活性基团；对SOI基片的绝缘介质层表面进行等离子激活，使绝缘介质层中形成羟基活性等离子基元；通过表面掺杂层中包含的氢离子和绝缘介质层中包含的羟基活性等离子基元，键合宽禁带半导体基片和SOI基片，对硅介质层进行低温氧化处理，形成栅介质层；在宽禁带半导体基片的下表面依次淀积镍、钛、铝的多层金属，形成背面电极接触；在栅介质层的正面淀积金属薄膜层，形成正面电极接触。
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公开(公告)号：CN109065540A
公开(公告)日：2018-12-21
申请号：CN201810886286.6
申请日：2018-08-06
Applicant: 中国科学院半导体研究所
CPC classification number: H01L27/0727 , H01L21/8213 , H01L29/0623
Abstract: 本发明提供了一种集成肖特基二极管(SBD)的碳化硅沟槽栅型金属氧化物‑半导体场效应晶体管(SiC UMOSFET)的结构及制备方法，其特征在于，在n型电流传输层(40)上通过注入形成p+型埋层(50)，并继续外延形成n型电流传输层(40)，使得p+型埋层(50)浮空，p+型埋层(50)能在阻断模式下有效降低栅槽氧化物中的电场以及肖特基接触位置的电场，使得该集成SBD的SiC UMOSFET具有较高的阻断能力，大大提高器件的高温、高场可靠性。同时，调整主沟槽(80)、主沟槽(80’)与p+型埋层(50)和n型电流传输层(40)的相对位置，使得MOSFET在第一象限工作时，MOSFET导通特性并未发生明显退化；在第三象限工作时，有效抑制MOSFET体内寄生pn二极管的导通，为肖特基二极管导电模式。集成SBD的SiC UMOSFET相比于分立的SBD和MOSFET器件，具有较低的总芯片面积。
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公开(公告)号：CN108417617A
公开(公告)日：2018-08-17
申请号：CN201810164916.9
申请日：2018-02-27
Applicant: 中国科学院半导体研究所
IPC: H01L29/06 , H01L29/423 , H01L29/45 , H01L29/78 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7827 , H01L29/0684 , H01L29/401 , H01L29/4236 , H01L29/42364 , H01L29/45 , H01L29/66068
Abstract: 本公开提供了一种碳化硅沟槽型MOSFETs及其制备方法。所述MOSFETs的栅电极接触位于主沟槽侧壁，沟槽底部形成源电极金属接触，正向导通时，电子自下而上流经沟槽侧壁反型层，形成与传统沟槽型MOSFETs不同的逆向导通沟道；反向阻断时，沟槽底部的源电极金属接触有效屏蔽器件体区的高电场，使得器件栅介质电场大大降低，雪崩发生在器件体区的PN结处，所制备的碳化硅沟槽型MOSFETs具有较低的正向导通电阻和较高的反向阻断能力，且器件的静态、动态工作可靠性得到提高。
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Patent Agency Ranking
公开(公告)号：CN117317025B
公开(公告)日：2024-03-08
申请号：CN202311589953.1
申请日：2023-11-27
Applicant: 北京智芯微电子科技有限公司 , 中国科学院半导体研究所 , 国网重庆市电力公司营销服务中心 , 国家电网有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
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公开(公告)号：CN111243941A
公开(公告)日：2020-06-05
申请号：CN202010045972.8
申请日：2020-01-15
Applicant: 中国科学院半导体研究所
IPC: H01L21/02
Abstract: 一种提高碳化硅少子寿命的方法，该方法包括将碳化硅外延层在氧气中升温氧化；保持温度不变，将得到的碳化硅通入NO气体进行氮氧氧化；将得到的碳化硅在缓冲液中浸泡去除氧化过程中在碳化硅外延层表面形成的氧化层；将得到的碳化硅在惰性气体下退火，即得到处理后的碳化硅。本发明通过使用高温、长时间氧化的方法，可将少子寿命提升至4微秒；本发明能获得低深能级缺陷密度，高少子寿命的SiC外延材料，适用于制作高压双极性半导体功率电子器件；SiC外延层少子寿命的提高，有利于外延层晶体质量的提高，有利于器件承受更高的功率，降低导通损耗。
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公开(公告)号：CN107749393B
公开(公告)日：2020-01-17
申请号：CN201710913890.9
申请日：2017-09-29
Applicant: 中国科学院半导体研究所
IPC: H01L21/02
Abstract: 本公开提供了一种侧向异质掺杂碳化硅结构的生长方法，包括：利用第一石墨烯模板与硅源反应生成第一掺杂类型的第一碳化硅结构；在第一碳化硅结构的横向相邻部位，利用第二石墨烯模板与硅源反应生成第二掺杂类型的第二碳化硅结构；其中，第一石墨烯模板和第二石墨烯模板在同一平面的至少在部分区域上互补。本公开可以制备具有侧向pn结构的原子层厚度低维碳化硅半导体材料，且具有简便易行，容易推广等优点，具有较好的推广应用前景。
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公开(公告)号：CN106876255A
公开(公告)日：2017-06-20
申请号：CN201710076020.0
申请日：2017-02-10
Applicant: 中国科学院半导体研究所
IPC: H01L21/04 , H01L29/06 , H01L29/423 , H01L29/78
Abstract: 本发明提供了一种碳化硅半导体器件，可应用于高压领域，由多个元胞并联形成，各元胞结构包括：p+衬底；外延层，位于所述衬底之上；两个离子注入的n势垒区，分别叠置于所述外延层上两侧；两个离子注入的p+屏蔽区，分别叠置在各所述n势垒区之上；两个p+基区，分别与各所述p+屏蔽区相邻；两个n+源区，分别叠置在各所述p+基区之上，且与所述p+基区相邻；集电极层，位于所述衬底之下；两个发射极，分别位于各所述p+基区和各n+源区之上；栅氧化层，位于所述两个n+源区之上；栅电极，位于所述栅氧化层之上。此外，本发明还提供了一种碳化硅半导体器件的制备方法，通过离子注入，在器件内部形成空穴势垒，提高发射极注入比，大幅提高器件导通性能。
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公开(公告)号：CN105047532A
公开(公告)日：2015-11-11
申请号：CN201510366654.0
申请日：2015-06-29
Applicant: 中国科学院半导体研究所
IPC: H01L21/02
Abstract: 本发明提供一种在SiC材料中获取二维电子气的方法，包括如下步骤：步骤1：取一晶面为(0001)的SiC衬底；步骤2：在晶面为(0001)的SiC衬底上制作晶面为(0001)的AlN层。本发明可以用在SiC基开关器件的制造，与已有的SiC基场效应晶体管相比，提高了沟道载流子的迁移率，从而降低器件的通态电阻，减小功耗。
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