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公开(公告)号：CN115980437A
公开(公告)日：2023-04-18
申请号：CN202211594519.8
申请日：2022-12-13
Applicant: 上海交通大学
Abstract: 本发明提供了一种基于TDC的可调谐电压传感装置及其校准调谐方法，包括TDC模块、时钟模块和寄存器模块；所述时钟模块产生脉冲时钟和采样时钟；所述TDC模块根据脉冲时钟产生多沿脉冲信号在延迟链上传递，并被采样时钟采样，得到测量结果；所述寄存器模块对TDC模块和时钟模块中各项参数进行配置和调试。本发明提供的电压传感装置灵敏度高，同时有较好的可部署性。相比常见的TDC电压传感装置，采用了多链多沿及双采样的设计，大大提高了灵敏度，利用相移时钟增强了可部署性。
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公开(公告)号：CN115438775A
公开(公告)日：2022-12-06
申请号：CN202211200169.2
申请日：2022-09-29
Applicant: 上海交通大学
Abstract: 本发明提供了一种卷积神经网络训练8位张量表示方法及系统，包括：步骤S1：张量分成低比特张量部分和共享阶码数组；步骤S2：使用SP8表示方法表示低比特张量部分的数值；步骤S3：使用按通道分配共享阶码的共享阶码管理方法共享阶码部分；步骤S4：将张量表示方法应用于卷积神经网络训练时卷积部分的前向传播与反向传播。本发明有效降低卷积神经网络训练时的存储开销与计算开销；本发明具有比现有8位张量表示方法更高的神经网络训练精度。
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公开(公告)号：CN113052307B
公开(公告)日：2022-09-06
申请号：CN202110281982.6
申请日：2021-03-16
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向忆阻器加速器的神经网络模型压缩方法及系统，涉及基于忆阻器的神经网络加速器技术领域，该方法包括：步骤1：通过阵列感知的规则化增量剪枝算法，裁剪原始网络模型获得忆阻器阵列友好的规则化稀疏模型；步骤2：通过二的幂次量化算法，降低ADC精度需求和忆阻器阵列中低阻值器件个数以总体降低系统功耗。本发明能够解决原始模型映射到忆阻器加速器上时硬件资源消耗过大的问题以及ADC单元和计算阵列功耗过高的问题。
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公开(公告)号：CN112463717B
公开(公告)日：2022-07-22
申请号：CN202011221019.0
申请日：2020-11-05
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种粗粒度可重构架构下条件分支实现方法，涉及粗粒度可重构架构领域，在CGRA线上的数据流包括数据位和分支位，首先进行分支发散，然后根据条件判断确定分支位，根据分支位确定分支是否执行，最后进行分支合并。本发明基于发散汇聚的分支实现方法，解决粗粒度可重构处理阵列分支执行能力不足的问题，采用多种发散方式优化嵌套分支的执行，解决嵌套分支执行的控制流复杂的问题，本发明的条件分支实现方法，性能得到提高，功耗显著降低。
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公开(公告)号：CN113705794A
公开(公告)日：2021-11-26
申请号：CN202111048239.2
申请日：2021-09-08
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于动态激活位稀疏的神经网络加速器设计方法，涉及深度神经网络加速器设计领域，包括神经网络加速器的架构、计算阵列组织方式、神经网络加速器中稀疏性数据的表达形式，所述神经网络加速器的架构包括DRAM连接、加载Load单元、有效位检测阵列单元、激活位稀疏计算阵列以及写回Store单元，及有这些单元间的连接形式和数据流方式；所述计算阵列组织方式是指通过对激活数据进行分组，以及组内交叉计算，组间同步计算的组织方式；所述神经网络加速器中稀疏性数据的表达形式是指设计激活数据的检测方式和数据表达形式。本发明提出了一种动态激活位稀疏的神经网络加速器设计方法，并针对激活有效位的数量不平衡问题进行了优化设计。
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Patent Agency Ranking
公开(公告)号：CN110059041B
公开(公告)日：2021-09-28
申请号：CN201910222966.2
申请日：2019-03-22
Applicant: 上海交通大学
Abstract: 本发明传输系统，包括相互连接的发送电路和接收电路；发送电路至少包括一时钟产生电路，接收电路至少包括一时钟恢复电路，时钟产生电路与时钟恢复电路相互耦合；其中时钟产生电路包括多个相互耦合的发送自定时振荡环；时钟恢复电路包括多个相互耦合的接收自定时振荡环。与现有技术相比，本发明具有如下的有益效果：可以提高发送端和接收端时钟的同步性能，减少接收电路设计的复杂性。
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公开(公告)号：CN113052307A
公开(公告)日：2021-06-29
申请号：CN202110281982.6
申请日：2021-03-16
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向忆阻器加速器的神经网络模型压缩方法及系统，涉及基于忆阻器的神经网络加速器技术领域，该方法包括：步骤1：通过阵列感知的规则化增量剪枝算法，裁剪原始网络模型获得忆阻器阵列友好的规则化稀疏模型；步骤2：通过二的幂次量化算法，降低ADC精度需求和忆阻器阵列中低阻值器件个数以总体降低系统功耗。本发明能够解决原始模型映射到忆阻器加速器上时硬件资源消耗过大的问题以及ADC单元和计算阵列功耗过高的问题。
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公开(公告)号：CN112612744A
公开(公告)日：2021-04-06
申请号：CN202011471974.X
申请日：2020-12-14
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于数据流解耦的可重构阵列映射方法，涉及可重构阵列的映射布局领域，首先，在原始DFG(Data Flow Graph,数据流图)中执行速率失配的区域间加入DE(Decouple Element,解耦单元)，对数据流进行解耦；其次，利用一种“局部紧密，全局稀疏”的分簇式互连结构，将解耦后的所述数据流分隔在若干个规则的互连区域内；最后，通过一种分布式多阶段的布局算法，对每块所述互连区域内的所述数据流进行物理布局。本发明可以提高阵列的执行效率，完成了各种类型的单元的高效映射，并提升布局的速度和质量。
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公开(公告)号：CN112486008A
公开(公告)日：2021-03-12
申请号：CN202011443031.6
申请日：2020-12-11
Applicant: 上海交通大学
IPC: G04F10/00
Abstract: 本发明提供了一种基于TDC的低资源消耗分辨率可调时间测量统计系统及方法，包括：TDC模块、采样模块、统计模块以及控制模块；所述TDC模块与采样模块相连；所述统计模块与采样模块相连；所述控制模块与TDC模块、采样模块、统计模块分别相连；所述控制模块能够完成TDC模块的初始化；所述控制模块能够对统计模块中分仓寄存单元和存储单元的读写时序进行控制。本发明的测量分辨率可调，单次测量能够完成数百个stop信号采样。另外，统计模块中采用的分仓统计和定时筛选存储方法降低了硬件资源消耗，适合应用中多路测量的需求。
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公开(公告)号：CN110059041A
公开(公告)日：2019-07-26
申请号：CN201910222966.2
申请日：2019-03-22
Applicant: 上海交通大学
Abstract: 本发明传输系统，包括相互连接的发送电路和接收电路；发送电路至少包括一时钟产生电路，接收电路至少包括一时钟恢复电路，时钟产生电路与时钟恢复电路相互耦合；其中时钟产生电路包括多个相互耦合的发送自定时振荡环；时钟恢复电路包括多个相互耦合的接收自定时振荡环。与现有技术相比，本发明具有如下的有益效果：可以提高发送端和接收端时钟的同步性能，减少接收电路设计的复杂性。
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