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公开(公告)号：CN114090328A
公开(公告)日：2022-02-25
申请号：CN202110401897.9
申请日：2021-04-14
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 公开了存储器装置及读取数据的方法。从存储器中读取数据的方法包括：从存储器单元读取码字；当所述码字中的错误的数量小于可纠正错误的最大数量时，纠正所述错误；当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与同一子字线相对应时，纠正所述错误；并且当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与不同的子字线相对应时，输出指示所述错误是不可纠正错误的信号。
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公开(公告)号：CN113157201A
公开(公告)日：2021-07-23
申请号：CN202011289748.X
申请日：2020-11-17
Applicant: 三星电子株式会社
Abstract: 提供了存储器控制器及包括存储器控制器的存储器系统。存储器控制器控制包括数据芯片以及第一和第二奇偶校验芯片的存储器模块。存储器控制器包括纠错码(ECC)引擎。ECC引擎包括ECC解码器和用于存储奇偶校验矩阵的存储器。ECC解码器接收与数据芯片相关联的错误信息信号，使用奇偶校验矩阵对来自存储器模块的码字集执行ECC解码，以生成第一校验子和第二校验子，并基于错误信息信号和第二校验子，校正用户数据集中的比特错误。比特错误是由行故障生成的，并且使用第一校验子和第二校验子是不可校正的。每一个错误信息信号包括行故障信息，该行故障信息指示在相应的数据芯片中的至少一个存储单元行中是否发生行故障。
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公开(公告)号：CN112992257A
公开(公告)日：2021-06-18
申请号：CN202011097492.2
申请日：2020-10-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供了一种半导体存储器装置和存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错电路、输入/输出(I/O)门控电路和控制逻辑电路。存储器单元阵列结合到字线和位线，并且被划分为子阵列块。纠错电路使用纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在子阵列块之中的第二方向上的(k+1)个目标子阵列块中，并且控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分两者。
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公开(公告)号：CN111092620A
公开(公告)日：2020-05-01
申请号：CN201910481581.8
申请日：2019-06-04
Applicant: 三星电子株式会社
IPC: H03M13/37
Abstract: 公开了一种半导体存储器装置、控制器和存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；以及纠错码(ECC)解码器，被配置为：接收从存储器单元阵列的选择的存储器单元输出的第一数据和奇偶校验数据。当半导体存储器装置的读取操作被执行时，ECC解码器基于第一数据和奇偶校验数据生成校验子，通过所述校验子生成第二数据和指示第一数据的错误的类型的解码状态标志(DSF)，并将第二数据和DSF输出至半导体存储器装置的外部的外部装置。
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公开(公告)号：CN107643958A
公开(公告)日：2018-01-30
申请号：CN201710544300.X
申请日：2017-06-30
Applicant: 三星电子株式会社
IPC: G06F11/10
CPC classification number: G06F11/1076 , H03M13/1102 , H03M13/1515 , H03M13/152 , H03M13/2707 , H03M13/2957 , H03M13/45 , H03M13/616
Abstract: 一种恢复数据的方法和系统，包括：当针对目标码字的解码器输入的错误校正码(ECC)解码处理已经失败时，从存储器设备读取与目标码字具有码相关的参考码字。基于使用目标码字和参考码字的操作处理来生成校正的目标码字的解码器输入。再次对校正的目标码字的解码器输入执行ECC解码处理。
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Patent Agency Ranking
公开(公告)号：CN119964614A
公开(公告)日：2025-05-09
申请号：CN202410740065.3
申请日：2024-06-07
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4076 , G11C11/4093 , G11C11/408 , G11C11/4096
Abstract: 提供了一种存储器件及其刷新方法。所述存储器件可以包括：攻击行选择器，所述攻击行选择器被配置为在第一时间点接收激活信号，并且基于累计值来生成更新信号；攻击行寄存器，所述攻击行寄存器被配置为接收与所述激活信号对应的激活行地址，并且基于所述更新信号和所述激活行地址来确定攻击行地址；以及受害行确定器，所述受害行确定器被配置为基于所述攻击行地址来确定受害行地址。所述存储器件可以被配置为响应于来自外部装置的刷新命令，对与所述受害行地址对应的受害行执行刷新操作。所述累计值可以是从接收到所述刷新命令的时间点到所述第一时间点接收到的激活信号的数目。
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公开(公告)号：CN119002796A
公开(公告)日：2024-11-22
申请号：CN202410048011.0
申请日：2024-01-12
Applicant: 三星电子株式会社
Abstract: 提供了存储器系统、操作其的方法及包括其的电子系统。该存储器系统包括多个易失性存储器件和被配置为控制多个易失性存储器件的存储器控制器，其中存储器控制器包括：主机接口，其被配置为基于快速计算链路(CXL)通信协议与主机装置通信；纠错水平(ECL)管理器，其被配置为：通过主机接口从主机装置接收高速缓存行数据，以及基于与高速缓存行数据相关联的单元可靠性信息和数据可靠性请求信息，输出指示第一纠正水平和第二纠正水平中的一者作为纠错水平的纠错码(ECC)控制信号；以及ECC引擎，其被配置为：基于ECC控制信号指示第一纠正水平生成与高速缓存行数据相关联的第一奇偶校验符号，以及基于ECC控制信号指示第二纠正水平生成额外奇偶校验符号。
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公开(公告)号：CN118519821A
公开(公告)日：2024-08-20
申请号：CN202311333152.9
申请日：2023-10-16
Applicant: 三星电子株式会社
Abstract: 提供了存储器控制器和存储器系统。存储器控制器，包括处理器，并且被配置为控制包括多个数据芯片和至少一个奇偶校验芯片的存储器模块，存储器控制器包括纠错码引擎，纠错码引擎包括纠错码解码器，纠错码解码器用于校正从存储器模块读取的码字集中的Q个符号错误，Q是等于或小于P的最大自然数，并且P是等于或大于四的自然数。纠错码解码器被配置为通过使用奇偶校验检查矩阵基于读取的码字集产生包括第一至第P伴随式符号的伴随式，并且执行第一纠错码解码以基于第一伴随式符号和与第二至第P伴随式符号中的一个对应的选择的伴随式符号来校正读取的码字集中的单符号错误。
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公开(公告)号：CN118136083A
公开(公告)日：2024-06-04
申请号：CN202311412536.X
申请日：2023-10-27
Applicant: 三星电子株式会社
Abstract: 公开了存储器装置、纠错码电路及其操作方法和配置方法。所述存储器装置包括存储器单元阵列和纠错码(ECC)电路。被配置为纠正从存储器单元阵列读出的数据码中的错误的ECC电路包括：(i)校正子计算单元，被配置为基于数据码和H矩阵来运算多个校正子，(ii)错误位置检测单元，被配置为基于所述多个校正子生成错误向量，以及(iii)错误纠正单元，被配置为基于错误向量纠正数据码内的错误，并且输出纠正后的数据。
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公开(公告)号：CN111327331B
公开(公告)日：2023-09-19
申请号：CN201911132195.4
申请日：2019-11-19
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 公开了纠错码电路、半导体存储器装置以及存储器系统。半导体存储器装置的纠错码电路包括校正子生成电路和纠正电路。响应于解码模式信号，校正子生成电路通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子。纠正电路接收所述码字，基于校正子纠正所述码字中的(t1+t2)个错误位的至少一部分，并输出纠正的消息。这里，t1和t2分别是大于0的自然数。
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